2021 依舊是驚心動魄的一年，卻也是科技精彩紛呈的一年。人工智慧 (AI)、5G 及元宇宙 (Metaverse) 等虛擬市場等創新能量持續爆棚，今年初美國消費電子展 (CES) 便充斥著這樣的氛圍；然更值得探討的是，這些熱門應用無論是講究高效、高速、輕巧、低功耗、低延遲，骨子裡皆需要半導體技術支援。在 CES 精銳盡出、近日風頭正健的高通 (Qualcomm) 和超微 (AMD)，於去年底舉辦的 SEMICON Taiwan 2021 國際半導體展上就曾提到「異質整合」(Heterogeneous Integration, HI) 的角色將日益吃重。
圖1：SoC 可改以 2D/2.5D/3D 整合實現，封裝形式將由分拆晶片之打線／接腳密度決定 資料來源：Qualcomm
IC 切割OR整合？SoC 或 SiP？
高通工程副總裁 Ryan Lane 見證，PC 時期設計是由矽晶片主導，到了手機時期，已改由裝置說了算！——與本刊早年的觀察吻合 (參閱：《忘了摩爾定律吧！這一次，半導體製程演進由市場拉動》http://www.compotechasia.com/a/feature/2017/1018/36981.html 【產業特輯】專題)。那麼，下個階段又是怎樣的光景？Lane 認為三大改變將加速新設計方案。
異質／同質矽晶片的切割 (Partitioning) 與再整合：終端應用設計的取捨將依產品生命、功率、面積、封裝成本佔比而定，例如，汽車和消費電子的決策截然不同；
為達成在低功率下做高效傳輸的目的，元件將趨於緊貼著邏輯晶片側面，或是整合到基板底部／嵌入基板中／直接與邏輯晶片封裝成一體；
顧及低功率下的高效記憶體需求，記憶體可能以系統級封裝 (SiP) 形式與邏輯晶片整合。
照片人物：高通工程副總裁 Ryan Lane
Lane 表示，引腳間距 (Pin Pitch )≦20µm 以及 25～55µm 這兩個高密度整合區段會傾向採用 2.5D 或 3D 封裝，以便將系統單晶片 (SoC) 切割——基於供應來源、形式、成本和功率考量將原有 SoC 切割成兩個晶片，然後在晶片與基板之間插入一個中介板 (interposer)、在其上進行 2.5D 和 3D 封裝。再深入探究，到底是要將 SoC 分拆出來？還是將記憶體 SiP 進去？高通的結論是兩種衝突作法各有市場，需要創新思維：下個階段的設計工作將以封裝整合為起點！
圖2：不同供應鏈與製造前置時間，是新封裝技術階的重要權衡 資料來源：Qualcomm
「多層晶片設計」勢起，先進封裝加速器驅動高效運算前行
AMD 企業副總裁 Ivor Barber則分享關於運算樣貌的看法：1.隨著運算需求增加，製程微縮的效益越明顯；2.高效率需要特定加速器 (accelerator) 協作；3.以先進封裝支援模組化設計。AMD 很早就開始落實模組化設計，2015 年展開 2.5D 高頻寬記憶體 (HBM)、2017 年多晶片模組 (MCM)、2019 年小晶片 (Chiplet)，未來將朝「多層晶片設計」發展。異質整合架構有利於配置並針對特定區塊優化，以更小、更低互連 (interconnect) 的小晶片極大化良率，AMD 堅信沒有單一封裝架構可迎合所有產品，一切以「PPAC」(效能、功耗、面積、成本) 為依歸。
AMD 的策略是盡可能縮小封裝並尋找最佳架構。年前剛發佈的全新 Instinct MI200 系列加速器是即是業界首款採用多晶片圖形處理器 (GPU) 設計與 2.5D Elevated Fanout Bridge (EFB) 的產品，率先支援 128GB HBM2e 記憶體，為 Exascale 等級系統帶來領先的高效能運算與 AI 效能；AMD 認為，相較於矽中介板的 2.5D 封裝，EFB 封裝可降低寄生電容 (parasitic capacitance)，電性更好。RYZEN 則是採用 3D 小晶片封裝，理由是：先進封裝的加速器將驅動高效運算向前行，實現單一晶片無法做到的設計。
照片人物：AMD 企業副總裁 Ivor Barber
最大運算浪潮到來！材料工程是新產業演進劇本的基礎
應用材料 (Applied Materials) 企業副總裁暨封裝事業半導體部門總經理 Nirmalya Maity 陳述，走過大型主機、個人電腦＋互聯網、行動通訊到 AI 年代，最大的運算浪潮已到來，封裝也從印刷電路板 (PCB) 覆晶黏著、扇出重分佈 (Fan-Out RDL)＋銅凸塊 (Cu post) 的封裝堆疊，蛻變成連接及裸片堆疊的混合鍵合。PPAC 準則有賴新的架構、結構、材料、微縮方法和先進封裝加柴添火，而材料工程是新產業演進劇本的基礎。有鑑於此，他們加入及時上市 (Time-to-Market) 概念，以「PPACt」為商標實現以下願景：
更短的平行互連：更高的 I/O、減少延遲、更低的功率；
3D 微縮：更緊密的整合、每個封裝的多個晶片、高頻寬；
小晶片：保障良率和 IP 區塊。
Maity 直言，以晶圓或面板 RDL、先進載板等新興 2D 封裝，與矽穿孔 (TSV)、混合鍵合等 3D 互連做系統整合，因其多重影響及高製程複雜性，需要更廣的技術組合及整合方案，並宣示他們對於封裝系統的互連微縮藍圖：更好的功率完整性、更細的鍵合間距 (bond pitch)、更短的線徑長度，主張混合鍵合可減少長度並降至微米 (µm) 尺度，並斷言未來整合將是邏輯＋記憶體＋電源管理 IC。此外，降低 UBM (Under Bump Metallurgy，球下金屬層)／RDL 的接觸電阻 (contact resistance) 可改善效能和彈性。
照片人物：應用材料 (Applied Materials) 企業副總裁暨封裝事業半導體部門總經理 Nirmalya Maity
異質整合驅動半導體製程＆封裝設備技術需求
Maity 指出，輔以低溫電子隔離、完整 TSV 銅填充、製程共同優化可解決 TSV 擴展挑戰，而混合鍵合的挑戰在於：以零缺陷銅打線鍵合超過萬個連接，並以具備經濟成本效益的方式排列裸晶—晶圓、晶圓—晶圓，異質整合正驅動半導體製程與製程相容的封裝設備技術需求。事實上根據 SEMI 最近研究調查報告顯示，2021 年整個全球半導體的測試設備市場有 26% 成長、規模達 76 億美元，今年主要受惠於 5G 和 HPC 的高階晶片，產值預估將達 80 億美元，封裝設備也有近 50% 的高度成長、達 60 億美元。
晶片數量增加及晶片製造複雜度提高，晶片測試時間跟著拉長，也帶動自動測試設備市場規模成長；5G 與高效運算應用亦帶動 SoC 和記憶體晶片測試的需求。談到製程參數，身為設備商的東京威力科創 (TEL) 另提出「PPAC-E」理念；資深副總裁 Dr. Peter Loewenhardt 描繪，先進製程從 3nm 微縮至 Sub-1nm，晶片技術越見複雜、耗費更多資源，而每個器件又將用到更多電晶體，因此控制用電量和水資源利用是重中之重，應將「環境」(Environment) 納入單一電晶體的關鍵績效指標 (KPIs per Transistor)。
圖3：先進製程 3nm 以下，電晶體結構將歷經鰭式場效電晶體 (FinFET)、奈米片 (nanosheet)、叉形片 (forksheet)、疊層互補場效電晶體 (CFET)、二維通道 (2D CHANNEL) 轉變 資料來源：TEL
以系統為域，「異質整合」是後摩爾時代成長動能
國際半導體產業協會 (SEMI) 全球行銷長暨台灣區總裁曹世綸在 SEMICON 展出期間亦表示，5G、AI 等應用不斷推動整個半導體的發展與技術演進，一方面製程必須持續微縮，另一方面對封裝能力的要求也越來越高，具備高度晶片整合能力的異質整合封裝被認為是後摩爾時代延續整個半導體產業最重要的成長動能，在所謂「系統整合」概念下透過先進封裝與製程把很多功能材料及不同半導體技術集成在一個晶片或是元件，讓晶片在體積不變的情況下發揮更強大的效能。
列席領袖對談的台積電卓越院士兼研發副總經理余振華與日月光半導體 (ASE) 副總經理洪志斌 (兩位產業先進亦共同擔任 SEMI 台灣封裝暨測試委員會主席)，則就坊間狐疑「前段先進封裝是否會侵蝕後段傳統封裝市場」一事，有清楚闡述。余振華表示，台積電 (TSMC) 從倡議異質整合到創新技術、再到商業化開花結果的整個過程，為半導體提供更多價值，今已成新顯學，不管前、後段皆樂觀其成。台積電陸續佈局先進封裝和測試領域，特別是 SoIC (System-on-Integrated-Chips)、CoWos (Chip-on-Wafer-on-Substrate)。
照片人物：(左起) SEMI全球行銷長暨台灣區總裁曹世綸、台積電卓越院士兼研發副總經理余振華、日月光副總經理洪志斌
台積電現已建立名為「3DFabric」的技術平台陸續量產，從異質整合跨入系統整合，率先進入一個新階段，稱之為「系統微縮」(System Scaling)，承襲 SoC Scaling 的 PPA (效能、功耗、面積) 脈絡，系統微縮亦有「PPV」(V 意指：體積) 一說。余振華舉例，加強晶粒之間的互連密度是個好方法：透過增加 SoIC 導線密度、將導線的線寬微縮 70%；就面積而言，0.7 X 0.7 (約當 0.5) 意即每一代導線密度可增加兩倍。SoIC 搭配前段 7nm、5nm、3nm 節點 (node) 可順勢將每一代互連介面的電性頻寬增加兩倍。與此同時，導線層數也往 3D 垂直方向增加。
晶圓級封裝排擠傳統封裝？兄弟登山，各自努力！
SoIC 亦可與 2.5D 整合 (即 InFO＋CoWoS)；SoIC 與 CoWos 都是持續增加封裝數，以提供更高的運算效能、更精密的功耗表現，並在同樣的體積加入更多的異質功能。同樣深耕異質整合的日月光，亦強調異質晶片在系統整合創新的重要性。洪志斌指出，國際半導體技術發展藍圖早在 2016 年重新定義 HIR (異質整合藍圖)，內容就涵蓋半導體產業的每個供應鏈、乃至每個環節。SoC 多層晶片或 CoW 晶圓級的 SoIC 系統整合，皆突顯異質整合多樣性——可從晶片端推進、也可從封裝啟程，整個供應鏈成員皆有發揮空間。
日月光工程發展中心資深副總裁陳光雄說明，著眼於模組化設計、工程調校省力、良率高、更早且更少的在製品 (WIP) 管理、便於快速導入新品和小型化等利基，SiP 是異質整合良方。SiP 是將多種功能晶片和 RLC 等不同零組件封裝在一起，以 2D、3D 堆疊＋晶圓扇出連接 KGD (已知合格晶片) 與元件，泛指覆晶 (Flip Chip)、打線、多晶片扇出及嵌入式晶片等，平行處理和物聯網 (IoT) 是主要推力。陳光雄指出，SiP 意在實現小型化與高效能——低功耗、增強射頻 (RF) 效能、高能源密度，以形成穩定、可靠和功能性的部件。
照片人物：日月光工程發展中心資深副總裁陳光雄
SiP 勝在縮短研發週期時間，高階 SiP 成長最強勁
陳光雄援引 Yole Développement 資料：2026 年 SiP 市場將從 2020 年 140 億美元成長至 190 億美元，年複合成長率 (CAGR) 為 5%，與低階 RF SiP 相當；而高階 SiP 成長最強勁，CAGR 達 9%。捨 SoC、寧取 SiP 還有一例：顯示面板驅動 IC (DDIC)。聯華電子 (UMC) 資深處長李秋德分享，隨著核心邏輯功耗變高、類比源通道數一路從 1080、2160 到 3840，灰階 (gray scale) 位元數也從 8 位元升級至 10 位元，加上緩衝 SRAM 的晶片面積也從 30Mb、60Mb 進化至 100 Mb……，但功耗要求卻須不斷下探——Vcc 從 1.1V、0.9V 到 0.8V！
李秋德指出，受到擴增實境／虛擬實境 (AR/VR) 對高解析度、高幀率、低功耗需求，DDIC 將朝先進節點遷移，聚焦於功耗、類比效能和成本平衡，但中、高電壓裝置之通道數、灰階位元數的提升，對輸出緩衝容量是一大挑戰；如果電壓單元尺寸不加以縮減會拉高節點成本，所以類比單元體積的創新對 SoC 極其重要，雙晶片或將是理想方案。順帶一提，有感於一次性工程 (NRE) 費用與良率是小量生產障礙，工研院特為 AI 晶片／記憶體／感測器提供串接小晶片整合設計／封裝／測試及系統驗證的「晶片級系統整合」服務平台。
圖4：工研院小晶片「接駁」(shuttle) 晶圓服務 資料來源：工研院
異質整合擴及整個供應鏈，不存在真正競爭
從早期的釘架式 (Lead Frame)、球柵陣列 (BGA)、覆晶封裝，到扇出型封裝 (FOWLP)、2.5D/3D 封裝等 SiP 解決方案，從最初設計到主、被動元件整合 (甚至包括連接器)，日月光皆能提供晶圓級晶片測試 (Chip Probe, CP)、設計、封裝與最後封裝測試 (Final Test, FT) 一條龍服務，也是其競爭優勢。台積電亦不吝讚許這樣的技術累積和設備配置策略：讓雙方不失傳統角色，挾著各自優勢向中間移動。余振華重申，異質封裝領域廣大，即使是同樣的高效運算 (HPC) 也可從不同角度切入，沒有互相干擾、也不存在真正競爭關係，皆能提供創新價值。
余振華還提到，先進封裝是微米級的，而台積電老早就進入奈米級、傳統封裝則多停留在數十微米，如此差異就甚具挑戰。例如，應該採用自有 BEOL (後段佈線) 製程——如：銅製程，或是傳統封裝？主要思考點包括：
解決方案的成本控制——若採用 BEOL 導線寬度、大小，將花費更多製程時間，故須審慎評估 BEOL 機台每小時產出能力 (Wafer Per Hour, WPH) 和應用材料的成本控制；
精準製程控制的程度——若是採用後段製程，則須善加琢磨尺寸和對位。異質整合已從「想要」(Want) 變成「必須」(Must)，台積電期望攜手生態系共同努力。
圍繞系統架構，SEMI 平台發揮綜效
洪志斌贊同供應鏈合作的重要性，並直言日月光現正在做的不同類型 SiP 就遇到多元挑戰。他表示，所謂整合通常是從同質性較高的矽晶圓整合去看，但就一個完整系統來看，也得把矽晶圓的整合納入，有時還得匹配化合物半導體的整合，甚至在被動元件的多樣化也有不同需求。當這些不同的元件被整合在一起時，要做 SiP 還得擔負一大任務：每一年在 XY 尺寸上、甚至在 Z 的尺寸上還要繼續微縮 15～30%，僅靠單一封裝製程或結構難以實現，需要新的晶圓和元件技術把它做得更薄、更緊湊，才有機會做得更小，這需要關鍵材料相助。
圖5：SiP應用及所需資源 資料來源：日月光
曹世綸站在全球產業協會的高度表示，除了不斷在替半導體行業建構生態系，SEMI 本身也不斷在做異質整合——首先是合併微機電及感測器產業聯盟 (MSIG)、軟性混合電子 (FHE) 等許多技術社群，並建立功率暨化合物半導體社群；其次就垂直角度來看，IC 設計也須從頭參與，從系統架構去做、從想法去建構異質整合的概念，怎麼從系統廠商與 IC 設計到製造、封裝，甚至是後段設備、材料形成一個共同的平台以發揮綜效；最後是技術標準制訂，建構全球共用的標準以提升效率、降低成本。
機器學習促進設計成功及製造良率
作為銜接設計與製造的重要橋樑，電子設計自動化 (EDA) 業者多年前便體察到串連供應鏈上、下游的必要性，進而開始推廣「可製造設計」(DFM) 與「可測試性設計」(DFT) 理念。益華電腦 (Cadence) 客製 IC 及 PCB 事業部多物理場 (Multiphysics) 系統分析產品線副總裁Ben Gu 表示，2D 進化到 3D 的模擬和設計工程已成業界重要課題，統整 3D-IC 封裝的異質整合有三大挑戰：1.訊號完整性，位元錯誤率 (BER) 是重要指標之一；2.功率完整性，提供充足且穩定的系統功率傳輸；3.熱完整性(thermal integrity)，確保系統可靠度。
Cadence 強調軟體智慧、系統整合和晶片設計已密不可分，衡量 PPA 要有系統觀，因而發表業界首個集大成的 3D-IC 平台，將 3D 設計規劃、實施，與熱功率、功耗、靜態時序分析 (STA) 等系統分析整合在一個駕駛艙，並透過運算流體動力學 (CFD) 進行多物理場模擬，相關解決方案一應俱全並導入機器學習 (ML) 模型，更自詡轉型為「System Design Automation」業者 (參閱本刊：《半導體榮景再臨！來龍去脈＆因應之道》http://www.compotechasia.com/a/opportunity/2021/1028/49435.html 一文)。
圖6：同時分析 IC 熱、電、封裝，以及電路板和系統
新思科技 (Synopsys) 進一步細數 SoC 開發有四大挑戰：
1.組合設計包括機械、電子、光子和熱力學；
2.確保供應鏈安全的產業標準；
3.先進封裝／3D IC 的製程控制；
4.從信任銷售者和 OEM 手中獲取完整產品生命週期內的數據回饋和前饋。
Synopsys 認同，機器學習可代勞許多繁重的反向微影技術 (ILT)，大幅改善整備處理時間和產出品質。Siemens EDA (併購 Mentor Graphic 後更名) 則羅列新產品製造成功的三要件：符合設計規則、受限於假設條件的製程變異控制，以及發展階段的測試晶片產品變異。他們注意到圖樣到晶圓級的相互影響越來越大，基於電路佈局分析技術的機器學習能有效連結設計和製造，包括：應用晶片設計、技術發展、產品藍圖、失效分析。這也是上述設計工具業者必須積極與台積電保持密切合作的緣由。
台積電「3DFabric」：晶圓級系統整合
AI、HPC、5G 所衍生的週邊需求，的確是加速異質整合的關鍵推手，因為它們都迫切需要數據的快速移動。台積電首席科學家黃漢森表示，在大數據號召下，每年全球數據網 (datasphere) 規模急劇擴增，預估 2025 年將達 175ZB，新興雲端應用依賴數據移動，這非常耗能，偏偏記憶體頻寬又跟不上邏輯吞吐量，尤其深度神經網路 (DNN) 對於頻寬的需求更是呈指數級上升，且促使層疊式 (On-package) 和片上 (On-chip) 記憶體的容量亦隨之指數成長；但是只看主要記憶體和邏輯晶片並不夠，邏輯和記憶體之間的互連接性亦不容忽視。
台積電「3DFabric」晶圓級系統整合技術從系統架構層面創新——前端 3D SoIC/CoW 平行堆疊或 SoIC/WoW 垂直堆疊，加上後端 InFO 或 CoWoS 先進封裝，以 2.5D CoWoS 做異質邏輯／記憶體整合可隨中介板擴展，而 SoIC 可藉由增加更多層疊擴展 (例如，在 5nm CPU 上堆疊 7nm 3D SRAM)，從整合元件進化到整合晶片。以台積電 SoIC 技術所堆疊的 3D 裸晶更細緻，以此技術所堆疊出的 7nm 3D 小晶片的鍵合間距只有 9µm (CoWoS-S 是首個小晶片整合技術)，例如，將兩個邏輯 SoC 和八個 HBM2E 記憶體整合在一個矽中介板)。
圖7：台積電「3DFabric」晶圓級系統整合技術屬系統架構創新 資料來源：台積電
新運算的交互模式不只關注軟、硬體和演算法，更須重視邏輯與記憶體之間的連動。台積電技術處長王垂堂補充，運算力增加將使半導體面臨三大挑戰：晶片尺寸限制、摩爾定律放緩、熱功率 (thermal power：電路上因發熱而損耗的功率) 增加，系統微縮 (System Scaling) 勢在必行——向頂部延伸 (scaling up) 會增加封裝體積，往底部拓展 (scaling down) 則會增加接腳尺寸，從 SoC 到 3D SoIC 切割與整合堆疊。台積電 3DFabric 兩方向皆可行——2.5D 先進封裝主要是 CoWoS 和 InFO_oS 堆疊而成，3D 封裝是以 CoW 或 WoW 實現。
熱功率棘手！「微流體」散熱受矚
更重要的是，3DFabric 可解決高熱功率或高熱密度系統問題。3D 晶片堆疊會大量增加電晶體個數及效能，但棘手的熱功率也無可避免。高熱能的降溫是 HPC 系統的必要條件，但現存液態散熱方案並不足以應對；台積電推出兩項新方案——直接液體散熱以及直接封裝散熱以減少熱介面數。賽靈思 (Xilinx) 亦認知到：雖然改善器件及結合 3D 堆疊對製程微縮極具潛力、但瓶頸仍不少，熱管理即是其一，並提出應對下世代熱機械 (thermo-mechanical) 架構的七大原則：
1. 能在現有矽晶片及封裝製造基礎上工作；
2. 與未來新技術的異質整合相容 例如：光子；
3. 利用現有／未來架構組合製造；
4. 了解元件熱機械的效能和特性 從系統層面出發；
5. 氣冷 (air cooling) 仍是主要熱管理策略；
6. 液體冷卻是下一步方法；
7. 當沒有其他替代方案或基於特殊目的的應用可考慮液體冷卻。
圖8：3D 堆疊——WoW 與 CoW 比較 資料來源：Xilinx
日本獨立行政法人產業技術總合研究所 (AIST) 表示，3D 集成系統的特色是：將多個電路以 TSV 垂直堆疊而成，好處是可減少導線長度、增加電源完整性和熱密度，裸片必須做得很薄，且包含多種異質系統。TSV 堆疊後還是比常規 IC 大得多，雖可透過減薄模具縮小直徑，但變薄後散熱也變差。根據他們多次針對 725µm 到 20µm 的矽基板厚度做升溫研究發現：高導熱材料是抑製熱點現象的散熱器候選材料之一。美國喬治亞理工學院則直指，「微流體」(microfluidic) 散熱技術對於 2.5D 和 3D IC 是極大效益。
「微流體」可減少接合溫度、串擾並改善電性效能，且好消息是已開始與 TSV 整合——電性與熱效能具有抵換關係，「電源傳輸是」2.5D 和 3D IC 的機會與挑戰所在。既然電、熱如此難纏，測試上有何需留意之處？新加坡系統級測試 (SLT) 廠商 AEM Holdings Ltd. (永科控股) 指出四大挑戰：1.待測物 (DUT) 功率及功率密度上升；2.先進製程熱點即使很小、但功率密度非常高，且異質封裝內容來自不同的製程節點和功率密度；3.不同晶片可能有不同要求，散熱方案需有多個獨立控制區；4.增加封裝尺寸和複雜度恐導致更嚴重的 DUT 翹曲。
先進製程「去載板化」，基板盛況不再？不盡然！
為獲得更好的效能、電源完整性和設計彈性，台積電 CoWoS-L (Logic) 與 InFO_SoW (System-on-Wafer) 製程已不需額外使用載板——前者乃針對 HPC 系統發展，將 InFO 和邏輯矽晶片做異質整合，直接使用矽晶圓製作「矽中介板」、以 TSV 方式將 LSI (Local Si Interconnect) 與主動／被動晶片整合；後者是直接在 InFO 晶圓整合系統，線密度 (Linear density) 和頻寬密度是 MCM 覆晶封裝的兩倍，且電源分佈網路阻抗 (PDN impedance) 只有 3%，意謂電源完整性更佳，且完全不需基板或 PCB，更省空間也更簡化。這樣的轉變是否會衝擊到基板廠商？
欣興電子 (Unimicron) 副總經理陳裕華表示，2025 年將步入 2nm 先進晶圓節點，基板互連間距將≦40µm，不同先進中介板／基板需填補 IC 和 PCB 之間的缺口，需要更多 SiP、小晶片和異質整合封裝。台積電 3DFabric 意在循 CoWoS、InFO_oS 到 SoIC 方向前進，而欣興可為 IC 載板提供支援先進基板的異質整合平台。他分析覆晶球閘陣列封裝載板 (FCBGA) 之基板現況：間距微縮挑戰仍大，更多晶片將在基板上做整合。基板尺寸擴大至 100mmＸ100mm，層數也往上增至 20 層，這將導致前置時間長、良率低、成本高，下個大浪頭將落在光學互連。
照片人物：欣興電子副總經理陳裕華
陳裕華指出，異質整合其實仍由摩爾定律驅動，先進封裝將在供應鏈扮演要角，而先進工具、材料、化學品、製程模組與整合是先進基板的機會。欣興志在藉由更多矽整合或以更高層數的基板減少體積，可包辦 7nm 以下的 IC 載板並預見高階基板將持續緊缺。陳裕華指出，高階產品的異質整合包括矽中介板、英特爾嵌入式多晶片互連橋接 (EMIB) 的 2.5D 平面互連，以及 WoW、SoIC、Foveros 等 3D 晶片堆疊，對於小體積、高層數、熱功率、低物料損失等需求將持續主導基板技術，類似半導體的基板製造將是穩定而高良率的關鍵。
圖9：基板上之先進封裝演變 資料來源：欣興電子
