半導體設計與驗證軟體大廠Synplicity美商昕博科技宣佈推出革命性全新的Identify® Pro ASIC驗證解決方案。以Synplicity的TotalRecall™技術為主的Identify® Pro提供設計人員應用FPGA的ASIC原型的完整可視性，讓他們以接近真實的運行速度下找出、解決並查證功能錯誤。Identify Pro軟體改善現有驗證流程的效能，如以assertion指令與模擬等方式，可大幅減少整體驗證時間，並擁有更好的驗證範圍與品質。
Identify Pro解決方案與模擬工具一起執行時，會為RTL設計代碼的分析與除錯自動連結現有的軟體模擬環境及硬體原型。Identify Pro軟體提供一個新的測試平台從應用FPGA原型的實際輸入信號(stimulus)為測試向量及原型狀態為模擬器初始值，做為模擬器之除錯操作環境，此方法給予設計人員相較於以其他ASIC驗證方式快上數倍的效能。
Synplicity ASIC驗證行銷資深總監Juergen Jaeger表示，「Identify Pro宣告一個硬體輔助驗證新紀元的來臨，也是本公司ASIC驗證策略的基石之一。當ASIC朝向更大、更高成本及軟體導向時，設計團隊能有效率地偵測並分析錯誤是很重要的，否則直到最終晶片前，錯誤都可能偵測不到。Identify Pro軟體能讓設計人員完整看到其設計內部於FPGA原型在硬體速度運轉時的狀況，進而大幅降低風險。若有assertion或其他除錯之觸發狀況（trigger），該ASIC設計連同一個自動產生的測試平台可被上傳到模擬器進行精細的除錯與分析。Identify Pro軟體合併模擬器的可視性與原型硬體的速度，為ASIC驗證帶來一個真正的突破。」
Identify Pro軟體允許ASIC設計人員使用FPGA的原型系統在硬體速度進行功能驗證，並轉換至RTL設計代碼中除錯。這使得RTL設計的功能驗證比用RTL模擬器快了接近一萬倍，並且能利用「真實世界」的輸入信號(stimulus)，為網路、音訊、視訊以及所有具備大量軟體內容的設計等等的應用構成一個理想的驗證平台。Identify Pro與Synplicity的實體合成工具Synplify® Premier結合使用時，能將assertion合成至硬體中並能用assertion除錯。
Identify Pro軟體以真實輸入信號快速達到一個觸發條件，提供在FPGA或ASIC原型中偵測錯誤的最快方法。設計上的問題轉換至FPGA線路的RTL設計代碼中的assertions與除錯功能來觸發，不會像模擬器一樣得花費數天或數週才被發現。一旦找到一個功能問題或Assertion錯誤訊號，Identify Pro工具的TotalRecall技術可轉換包括在觸發之前由使用者指定的時序週期內的訊號與狀態值，做為軟體模擬器的初始環境。完整的模組狀態與測試平台可自動匯出至RTL模擬器，使用者能夠於模擬器中，重播事件順序以修正在原本RTL設計代碼中的錯誤。對使用FPGA硬體的ASIC驗證團隊而言，Identify Pro產品是可以在設計中快速發現功能錯誤的理想驗證工具，具備了真實世界的數據及實際硬體的速度，為FPGA與ASIC設計中尋找、修正及驗證功能問題，提供了一個完整的驗證環境。
Identify Pro解決方案與模擬工具一起執行時，會為RTL設計代碼的分析與除錯自動連結現有的軟體模擬環境及硬體原型。Identify Pro軟體提供一個新的測試平台從應用FPGA原型的實際輸入信號(stimulus)為測試向量及原型狀態為模擬器初始值，做為模擬器之除錯操作環境，此方法給予設計人員相較於以其他ASIC驗證方式快上數倍的效能。
Synplicity ASIC驗證行銷資深總監Juergen Jaeger表示，「Identify Pro宣告一個硬體輔助驗證新紀元的來臨，也是本公司ASIC驗證策略的基石之一。當ASIC朝向更大、更高成本及軟體導向時，設計團隊能有效率地偵測並分析錯誤是很重要的，否則直到最終晶片前，錯誤都可能偵測不到。Identify Pro軟體能讓設計人員完整看到其設計內部於FPGA原型在硬體速度運轉時的狀況，進而大幅降低風險。若有assertion或其他除錯之觸發狀況（trigger），該ASIC設計連同一個自動產生的測試平台可被上傳到模擬器進行精細的除錯與分析。Identify Pro軟體合併模擬器的可視性與原型硬體的速度，為ASIC驗證帶來一個真正的突破。」
Identify Pro軟體允許ASIC設計人員使用FPGA的原型系統在硬體速度進行功能驗證，並轉換至RTL設計代碼中除錯。這使得RTL設計的功能驗證比用RTL模擬器快了接近一萬倍，並且能利用「真實世界」的輸入信號(stimulus)，為網路、音訊、視訊以及所有具備大量軟體內容的設計等等的應用構成一個理想的驗證平台。Identify Pro與Synplicity的實體合成工具Synplify® Premier結合使用時，能將assertion合成至硬體中並能用assertion除錯。
Identify Pro軟體以真實輸入信號快速達到一個觸發條件，提供在FPGA或ASIC原型中偵測錯誤的最快方法。設計上的問題轉換至FPGA線路的RTL設計代碼中的assertions與除錯功能來觸發，不會像模擬器一樣得花費數天或數週才被發現。一旦找到一個功能問題或Assertion錯誤訊號，Identify Pro工具的TotalRecall技術可轉換包括在觸發之前由使用者指定的時序週期內的訊號與狀態值，做為軟體模擬器的初始環境。完整的模組狀態與測試平台可自動匯出至RTL模擬器，使用者能夠於模擬器中，重播事件順序以修正在原本RTL設計代碼中的錯誤。對使用FPGA硬體的ASIC驗證團隊而言，Identify Pro產品是可以在設計中快速發現功能錯誤的理想驗證工具，具備了真實世界的數據及實際硬體的速度，為FPGA與ASIC設計中尋找、修正及驗證功能問題，提供了一個完整的驗證環境。
