虛擬靜態記憶體的設計是用於直接替代靜態隨機記憶體，即使內部記憶體的操作並非靜態。商業化的兩種虛擬靜態記憶體分別是虛擬靜態隨機記憶體及鐵電隨機記憶體(FRAM)。本文所描述的技術與電路可用於設計虛擬靜態記憶體，可直接替代靜態記憶體。透過行動電話中PSRAM的快速採用，及從BBSRAM向FRAM的持續遷移。
虛擬靜態(Pseudo-static)記憶體的設計是用於直接替代靜態隨機記憶體 (SRAM)，即使內部記憶體的操作並非靜態。商業化的兩種虛擬靜態記憶體分別是虛擬靜態隨機記憶體(PSRAM)及鐵電隨機記憶體(FRAM)。PSRAM針對慢速SRAM應用；當純粹計算每個位元的成本時具有競爭優勢。FRAM則是針對電池後備SRAM(即BBSRAM)應用，在系統成本及產品供應方面具有競爭力。FRAM還有一個目標用途是非揮發性資料獲得的應用，在這種應用中可以提供卓越的性能。本文將解釋這兩種虛擬靜態記憶體如何實現其功能及有助於簡化系統設計人員的工作。
位址變換檢測(ATD)是非同步靜態記憶體的一個獨特功能。此系列記憶體晶片允許位址引腳在任何時間內以任何速率不斷地變換，保證記憶體在位址引腳穩定的tAA(位址存取時間)內輸出正確的資料。
這種時序彈性使微控制器和微處理器設計者能輕易地控制記憶體介面信號的相關時序。帶直接記憶體介面(如非多工位址/資料)的典型微控制器的片選輸出及位址都是由同一時鐘脈衝邊沿驅動。雖然從CLK至/CS(tCS)及CLK至A (tADR)的時間通常都作了規定，但對/CS與A之間的相對時間通常不會在產品設計手冊中提到，更遑論得到保證。對SRAM來說，這並不緊要。但唯一的要求是地址存取時間必須足夠快。微控制器允許的時間是兩個時鐘脈衝週期 (T)減去位址或片選信號傳輸延遲(tADR與tCS的最大值)及微控制器資料的建立時間(tSU)。在大多數情況下，tADR與tCS的數值相同，因此，以哪種方式計算結果都一樣。
為了控制引腳的數量，現代的微控制器上的每個引腳埠，幾乎都不止一種用途。這種多功能性的一個副作用是，每個引腳都有不同的內部延遲。除非對每項延遲都進行特別控制，否則很可能至少有一個位址引腳信號比片選信號稍慢。外部因素也會使情況變得複雜。通用的系統設計技術涉及記憶體與/或週邊設備間共用位址匯流排的問題，但片選信號通常又不在外部設備之間共用。結果，即使保證位址信號輸出在微控制器發出的片選信號之前，這種時序關係亦可能在記憶體的引腳處丟失。對非同步靜態隨機記憶體來說，位址信號偏移失真無非就是所需的存取時間縮短，但這不會影響功能。而對虛擬靜態記憶體來說，片選信號與最慢的位址信號之間的相對時間卻是個關鍵參數，下面將會加以說明。
虛擬靜態隨機記憶體內部如動態隨機記憶體(DRAM)運行，因此，在內部記憶體必須不斷地刷新，以保持儲存狀態。此外，讀取虛擬靜態隨機記憶體單元的過程使單元內的信號衰減，需要一段時間來讀出資料狀態，並將信號恢復至其完整水準。DRAM單元透過捕獲單元電容器(CCELL)儲存節點(SN)上的電荷來儲存資料。
當單元存取時，電晶體會用作開關以進行控制。許多單元共用同一位元線，每個電晶體的漏極寄生電容加上寄生的導線電容構成圖3中標為CBL的淨電容。儲存在單元中的電荷透過存取電晶體與單元電容而隨時間緩慢地漏失。在信號下降到可感知水準之前，必須刷新儲存節點上的電壓。此刷新時間在圖中以tREF標明。當讀取或刷新單元時，字線(WL)上升，保留在儲存節點上的電荷在CCELL與CBL之間分配。然後，讀出位元線上的電壓，以確定單元是一個“1”或“0”資料狀態，而有關資料狀態的滿電壓被恢復到儲存節點上。
在電荷分配之後及恢復之前，儲存節點上保留的電壓可能下降到可感知水準之下。若在此臨界點時間期間存取失敗，隨後存取至相同的位元則可能會被錯誤地讀出。因此，讀取動態隨機記憶體的行為被認為具有破壞性。一旦動態隨機記憶體單元的存取開始，就必須進行至完成。動態隨機記憶體不能以靜態隨機記憶體同樣的方式來處理如圖1所示的持續改變位址的情況。然而，動態隨機記憶體能夠用於處理大多數微控制器系統中常見的有限時間不精確性。鐵電儲存器具有固有非揮發性，不需要持續刷新，但是，鐵電記憶體與動態隨機記憶體一樣具有破壞性的讀取，而且，同樣的技術可能應用於創建易於使用的虛擬靜態鐵電記憶體。
圖4所示為微控制器通常利用靜態隨機記憶體ATD功能的另一種方式。多個微控制器複用一組位址與資料線，以減少完成外部記憶體介面所需的引腳數目。在微控制器與記憶體之間，必須插入一個外部鎖存器，M提供鎖存器啟動信號 (ALE)，以控制此外部鎖存器。當ALE下降時，在整個記憶體存取期間，鎖存器輸入處的資料將在記憶體輸入處(A/D[n:0])得到鎖存與保持。一旦位址被鎖存，微控制器就與A/D匯流排脫開，並且，在圖4所示的讀取情況下，會驅動/RD信號降低。並非圖4中所有地址都被鎖存，而且鎖存器的傳輸延遲會增加位址信號歪斜失真。
許多微處理器使用位址鎖存器方法並不提供專用的晶片使能信號。在此情況下，高位位址可能用於邏輯解碼，以在不同記憶體晶片或其他週邊設備之間作選擇。記憶體的/CE引腳在記憶體存取的整段時間內都保持低，位址更改是指示一次存取結束而另一次存取的開始。
為了將虛擬靜態記憶體直接替代靜態記憶體，它必須考慮下述位址偏移情況：
1.片選信號的偏移時間(反轉建立時間)
2.在ATD存取模式內位址變換的偏移時間
第一種情況可透過降低存取速度與延長存取週期很容易地解決。第二種情況的解決方案是增加冗餘時間並作為虛擬靜態記憶體ATD執行過程的一部分。圖5表明了簡單的非同步延遲電路，應用於片選信號的內部延遲，以使位址在外部片選信號下降之後，允許持續改變一段時間。
當負跳變信號建立所需要的時間很少在微控制器的資料手冊中說明，而應該在各個系統中加以闡述，在大多數主流的設計中，這個時間都會5ns以下。這種簡單方法的缺點是延遲了記憶體存取的啟動時間，從而直接地增加了存取時間。在高速條件下延遲需要確保-5ns的位址建立時間，在慢速的情況下可能要增加到12ns 的存取時間。因此，基於片選信號下降沿延時啟動模式，虛擬靜態記憶體的供應商會提供不同速度等級的產品。比如，Ramtron公司的FM22L16 4M位元平行介面鐵電記憶體晶片，在確保0ns位址信號建立時間的情況下，通常為55ns的存取時間。一個可編程的測試選項可靈活地滿足客戶的需求，使變化的位址信號建立時間擴展到-5ns，但這樣做會增加存取時間，達到70ns存取時間。
虛擬靜態記憶體ATD的實現實際上很簡單又安全，完全相容於靜態隨機記憶體的運行。每個記憶體設計人員都聽說過關於ATD運行失敗的可怕情況。對虛擬靜態記憶體，任何存取的開始，都必須執行到結束，而負跳變信號建立需要位址穩定，這樣ATD就變成了非常簡單的位址比較，即存取開始時鎖存入晶片的位址與內部讀出時輸入端位址的比較。
對於鐵電記憶體，內部存取被分成讀取階段與寫回階段。這樣做出於兩方面的原因，首先，是SRAM後寫入相容性的要求，指的是在/CE之後/WE輸入下降的可能性及在/WE下降之後資料更改的可能性。其次，是內部資料匯流排寬度通常比外部匯流排寬度寬，若內部匯流排寬度是64位元，外部匯流排寬度是16位元，在寫入週期期間，有48個增加的位都必須被讀取與恢復。因此，所有鐵電記憶體的存取以讀取開始，以讀取運行，直至內部讀出資訊處理系統鎖存的資料傳輸到外部資料通道。對讀週期，檢測資訊處理系統資料傳輸到記憶體的資料引腳上。對寫週期，來自記憶體資料引腳的資料傳輸到檢測資訊處理系統。因而，資料流程動的方向，是讀取與寫入之間的唯一區別。在任一情況下，恢復與寫回操作都是相同的，鎖存入檢測資訊處理系統內的資料被傳輸回到單元內。圖6說明了鐵電記憶體存取的資料流程動。
在以前的鐵電記憶體中，/CE引腳單獨控制各階段之間的轉變過程。/CE的下降沿開始讀取階段，/CE的上升沿開始恢復階段。ATD功能的增加要求地址還能夠啟動各階段之間的轉變。圖7說明了內部版的晶片使能信號(cebint)是如何改進實現ATD功能的。在圖7中，外部信號以英文大寫顯示，內部信號則以英文小寫顯示。
如前所述，內部cebint信號比外部/CE信號稍為延遲。當存取的讀取階段開始時，位址被鎖存入內部。鎖存控制信號被標記為alatch，鎖存位址被標記為la[n:0]。讀取階段完成之前，外部位址的任何改變都被忽略。一旦讀取階段完成，如datardy(資料準備)信號所示，若外部A[n:0]匯流排與內部la[n:0]匯流排不同，atd信號將升高。在圖7中，外部位址在datardy升高之前改變，這樣，atd信號在datardy之後馬上升高。
如atd信號所指示，一旦檢測到位址改變，內部cebint信號被強制升高，以開始恢復階段。一旦恢復階段完成，cebint的控制返回至外部/CE引腳。當在恢復階段完成時，若/CE仍然很低，將在當前位址開始新的存取。在此執行過程中，記憶體的恢復時間用於允許位址偏移時間。快速的位址變化將啟動ATD，最慢的位址變化時間達到整個記憶體的恢復時間。大多數虛擬靜態記憶體能夠容許的位址偏移時間超過10ns或甚至20ns。
如圖8所示，位址比較電路本身非常簡單。為了簡單起見，僅示出位址比較的一個位，每個位址位元在虛線內的電路將重複。公共的比較信號(com)預充電至很高，當datardy信號變低時，放電路徑被切斷。當datardy升高時，放電路徑被啟動。然而，若A與la相同，每側的一個NMOS電晶體將關閉，com信號將保持高，atd信號保持低。若A與la不同，一側的所有三個NMOS電晶體將打開，並釋放com節點電荷，然後鎖住atd信號為高。
本文所描述的技術與電路可用於設計虛擬靜態記憶體，可直接替代靜態記憶體。透過行動電話中PSRAM的快速採用，及從BBSRAM向FRAM的持續遷移，這些設計的成功已得到了驗證。
虛擬靜態(Pseudo-static)記憶體的設計是用於直接替代靜態隨機記憶體 (SRAM)，即使內部記憶體的操作並非靜態。商業化的兩種虛擬靜態記憶體分別是虛擬靜態隨機記憶體(PSRAM)及鐵電隨機記憶體(FRAM)。PSRAM針對慢速SRAM應用；當純粹計算每個位元的成本時具有競爭優勢。FRAM則是針對電池後備SRAM(即BBSRAM)應用，在系統成本及產品供應方面具有競爭力。FRAM還有一個目標用途是非揮發性資料獲得的應用，在這種應用中可以提供卓越的性能。本文將解釋這兩種虛擬靜態記憶體如何實現其功能及有助於簡化系統設計人員的工作。
位址變換檢測(ATD)是非同步靜態記憶體的一個獨特功能。此系列記憶體晶片允許位址引腳在任何時間內以任何速率不斷地變換，保證記憶體在位址引腳穩定的tAA(位址存取時間)內輸出正確的資料。
這種時序彈性使微控制器和微處理器設計者能輕易地控制記憶體介面信號的相關時序。帶直接記憶體介面(如非多工位址/資料)的典型微控制器的片選輸出及位址都是由同一時鐘脈衝邊沿驅動。雖然從CLK至/CS(tCS)及CLK至A (tADR)的時間通常都作了規定，但對/CS與A之間的相對時間通常不會在產品設計手冊中提到，更遑論得到保證。對SRAM來說，這並不緊要。但唯一的要求是地址存取時間必須足夠快。微控制器允許的時間是兩個時鐘脈衝週期 (T)減去位址或片選信號傳輸延遲(tADR與tCS的最大值)及微控制器資料的建立時間(tSU)。在大多數情況下，tADR與tCS的數值相同，因此，以哪種方式計算結果都一樣。
為了控制引腳的數量，現代的微控制器上的每個引腳埠，幾乎都不止一種用途。這種多功能性的一個副作用是，每個引腳都有不同的內部延遲。除非對每項延遲都進行特別控制，否則很可能至少有一個位址引腳信號比片選信號稍慢。外部因素也會使情況變得複雜。通用的系統設計技術涉及記憶體與/或週邊設備間共用位址匯流排的問題，但片選信號通常又不在外部設備之間共用。結果，即使保證位址信號輸出在微控制器發出的片選信號之前，這種時序關係亦可能在記憶體的引腳處丟失。對非同步靜態隨機記憶體來說，位址信號偏移失真無非就是所需的存取時間縮短，但這不會影響功能。而對虛擬靜態記憶體來說，片選信號與最慢的位址信號之間的相對時間卻是個關鍵參數，下面將會加以說明。
虛擬靜態隨機記憶體內部如動態隨機記憶體(DRAM)運行，因此，在內部記憶體必須不斷地刷新，以保持儲存狀態。此外，讀取虛擬靜態隨機記憶體單元的過程使單元內的信號衰減，需要一段時間來讀出資料狀態，並將信號恢復至其完整水準。DRAM單元透過捕獲單元電容器(CCELL)儲存節點(SN)上的電荷來儲存資料。
當單元存取時，電晶體會用作開關以進行控制。許多單元共用同一位元線，每個電晶體的漏極寄生電容加上寄生的導線電容構成圖3中標為CBL的淨電容。儲存在單元中的電荷透過存取電晶體與單元電容而隨時間緩慢地漏失。在信號下降到可感知水準之前，必須刷新儲存節點上的電壓。此刷新時間在圖中以tREF標明。當讀取或刷新單元時，字線(WL)上升，保留在儲存節點上的電荷在CCELL與CBL之間分配。然後，讀出位元線上的電壓，以確定單元是一個“1”或“0”資料狀態，而有關資料狀態的滿電壓被恢復到儲存節點上。
在電荷分配之後及恢復之前，儲存節點上保留的電壓可能下降到可感知水準之下。若在此臨界點時間期間存取失敗，隨後存取至相同的位元則可能會被錯誤地讀出。因此，讀取動態隨機記憶體的行為被認為具有破壞性。一旦動態隨機記憶體單元的存取開始，就必須進行至完成。動態隨機記憶體不能以靜態隨機記憶體同樣的方式來處理如圖1所示的持續改變位址的情況。然而，動態隨機記憶體能夠用於處理大多數微控制器系統中常見的有限時間不精確性。鐵電儲存器具有固有非揮發性，不需要持續刷新，但是，鐵電記憶體與動態隨機記憶體一樣具有破壞性的讀取，而且，同樣的技術可能應用於創建易於使用的虛擬靜態鐵電記憶體。
圖4所示為微控制器通常利用靜態隨機記憶體ATD功能的另一種方式。多個微控制器複用一組位址與資料線，以減少完成外部記憶體介面所需的引腳數目。在微控制器與記憶體之間，必須插入一個外部鎖存器，M提供鎖存器啟動信號 (ALE)，以控制此外部鎖存器。當ALE下降時，在整個記憶體存取期間，鎖存器輸入處的資料將在記憶體輸入處(A/D[n:0])得到鎖存與保持。一旦位址被鎖存，微控制器就與A/D匯流排脫開，並且，在圖4所示的讀取情況下，會驅動/RD信號降低。並非圖4中所有地址都被鎖存，而且鎖存器的傳輸延遲會增加位址信號歪斜失真。
許多微處理器使用位址鎖存器方法並不提供專用的晶片使能信號。在此情況下，高位位址可能用於邏輯解碼，以在不同記憶體晶片或其他週邊設備之間作選擇。記憶體的/CE引腳在記憶體存取的整段時間內都保持低，位址更改是指示一次存取結束而另一次存取的開始。
為了將虛擬靜態記憶體直接替代靜態記憶體，它必須考慮下述位址偏移情況：
1.片選信號的偏移時間(反轉建立時間)
2.在ATD存取模式內位址變換的偏移時間
第一種情況可透過降低存取速度與延長存取週期很容易地解決。第二種情況的解決方案是增加冗餘時間並作為虛擬靜態記憶體ATD執行過程的一部分。圖5表明了簡單的非同步延遲電路，應用於片選信號的內部延遲，以使位址在外部片選信號下降之後，允許持續改變一段時間。
當負跳變信號建立所需要的時間很少在微控制器的資料手冊中說明，而應該在各個系統中加以闡述，在大多數主流的設計中，這個時間都會5ns以下。這種簡單方法的缺點是延遲了記憶體存取的啟動時間，從而直接地增加了存取時間。在高速條件下延遲需要確保-5ns的位址建立時間，在慢速的情況下可能要增加到12ns 的存取時間。因此，基於片選信號下降沿延時啟動模式，虛擬靜態記憶體的供應商會提供不同速度等級的產品。比如，Ramtron公司的FM22L16 4M位元平行介面鐵電記憶體晶片，在確保0ns位址信號建立時間的情況下，通常為55ns的存取時間。一個可編程的測試選項可靈活地滿足客戶的需求，使變化的位址信號建立時間擴展到-5ns，但這樣做會增加存取時間，達到70ns存取時間。
虛擬靜態記憶體ATD的實現實際上很簡單又安全，完全相容於靜態隨機記憶體的運行。每個記憶體設計人員都聽說過關於ATD運行失敗的可怕情況。對虛擬靜態記憶體，任何存取的開始，都必須執行到結束，而負跳變信號建立需要位址穩定，這樣ATD就變成了非常簡單的位址比較，即存取開始時鎖存入晶片的位址與內部讀出時輸入端位址的比較。
對於鐵電記憶體，內部存取被分成讀取階段與寫回階段。這樣做出於兩方面的原因，首先，是SRAM後寫入相容性的要求，指的是在/CE之後/WE輸入下降的可能性及在/WE下降之後資料更改的可能性。其次，是內部資料匯流排寬度通常比外部匯流排寬度寬，若內部匯流排寬度是64位元，外部匯流排寬度是16位元，在寫入週期期間，有48個增加的位都必須被讀取與恢復。因此，所有鐵電記憶體的存取以讀取開始，以讀取運行，直至內部讀出資訊處理系統鎖存的資料傳輸到外部資料通道。對讀週期，檢測資訊處理系統資料傳輸到記憶體的資料引腳上。對寫週期，來自記憶體資料引腳的資料傳輸到檢測資訊處理系統。因而，資料流程動的方向，是讀取與寫入之間的唯一區別。在任一情況下，恢復與寫回操作都是相同的，鎖存入檢測資訊處理系統內的資料被傳輸回到單元內。圖6說明了鐵電記憶體存取的資料流程動。
在以前的鐵電記憶體中，/CE引腳單獨控制各階段之間的轉變過程。/CE的下降沿開始讀取階段，/CE的上升沿開始恢復階段。ATD功能的增加要求地址還能夠啟動各階段之間的轉變。圖7說明了內部版的晶片使能信號(cebint)是如何改進實現ATD功能的。在圖7中，外部信號以英文大寫顯示，內部信號則以英文小寫顯示。
如前所述，內部cebint信號比外部/CE信號稍為延遲。當存取的讀取階段開始時，位址被鎖存入內部。鎖存控制信號被標記為alatch，鎖存位址被標記為la[n:0]。讀取階段完成之前，外部位址的任何改變都被忽略。一旦讀取階段完成，如datardy(資料準備)信號所示，若外部A[n:0]匯流排與內部la[n:0]匯流排不同，atd信號將升高。在圖7中，外部位址在datardy升高之前改變，這樣，atd信號在datardy之後馬上升高。
如atd信號所指示，一旦檢測到位址改變，內部cebint信號被強制升高，以開始恢復階段。一旦恢復階段完成，cebint的控制返回至外部/CE引腳。當在恢復階段完成時，若/CE仍然很低，將在當前位址開始新的存取。在此執行過程中，記憶體的恢復時間用於允許位址偏移時間。快速的位址變化將啟動ATD，最慢的位址變化時間達到整個記憶體的恢復時間。大多數虛擬靜態記憶體能夠容許的位址偏移時間超過10ns或甚至20ns。
如圖8所示，位址比較電路本身非常簡單。為了簡單起見，僅示出位址比較的一個位，每個位址位元在虛線內的電路將重複。公共的比較信號(com)預充電至很高，當datardy信號變低時，放電路徑被切斷。當datardy升高時，放電路徑被啟動。然而，若A與la相同，每側的一個NMOS電晶體將關閉，com信號將保持高，atd信號保持低。若A與la不同，一側的所有三個NMOS電晶體將打開，並釋放com節點電荷，然後鎖住atd信號為高。
本文所描述的技術與電路可用於設計虛擬靜態記憶體，可直接替代靜態記憶體。透過行動電話中PSRAM的快速採用，及從BBSRAM向FRAM的持續遷移，這些設計的成功已得到了驗證。
