Cadence益華電腦宣布，TLM (transaction-level modeling) 導向設計與驗證、3D IC設計實現以及整合DFM等先進Cadence®設計技術與流程，已經融入台灣積體電路製造股份有限公司 (以下簡稱台積公司) 設計參考流程11.0版中。這些Cadence益華電腦的技術有助於28奈米TLM到GDSII進行複雜的晶片設計、設計實現、驗證與簽核(signoff)。Cadence益華電腦針對台積公司設計參考流程的擴增部分，幫助雙方客戶在最短的設計時程下，實現複雜的高效能、低功耗、混合訊號晶片，更支援了Cadence益華電腦所提出的 EDA360策略。Cadence益華電腦支援嶄新的設計參考流程，即是為實現EDA360產業新願景，而完成最新里程碑的展現。
「Cadence益華電腦與台積公司的合作，幫助雙方客戶轉移到更高階的萃取與先進製程，同時並降低開發成本。」台積公司設計建構行銷處資深處長莊少特表示：「台積公司設計參考流程11.0版添加了Cadence益華電腦軟體工具與解決方案， 藉由ESL設計與驗證以及3D IC整合成為主流製程的一環，廣泛地解決重要的設計議題，更提高了設計生產力。」
EDA360願景需要整個電子生態系統的共同合作，才能夠兌現系統至晶片實現(System to Silicon Realization) 的新產業境界。Cadence益華電腦對台積公司設計參考流程的貢獻，能夠幫助客戶快速建立、重複利用並整合大型數位、類比和混合訊號IP區塊，以更快速、更高成本效益來達成這些目標。
周延的TLM導向設計與驗證以及3D IC設計解決方案
台積公司新的設計參考流程充分運用先進Cadence TLM導向設計與驗證技術和方法。將設計萃取由RTL層級提前至TLM層級、採用Cadence高階合成、進行設計前期功耗trade-off與最佳化，以及metric-driven功能驗證等方法，完成周延的TLM 到GDSII設計流程。先進的3D設計功能包括實體設計與設計實現、RC萃取、時序分析、訊號完整性分析、IR drop、electromagnetic與散熱分析等，更包括了實體驗證。
移轉至更高設計階層進行萃取的做法，讓客戶獲得相當大的優勢，因為從系統層設計到實體設計的階段，進行IP的建立和重複利用，讓設計與驗證生產力大幅增加。獨特的Cadence ECO (engineering change order) 功能能避免不必要的反覆作業，實現更快速的上市時程。3D IC設計功能則是在設計實現階段，就能夠協助設計決策，確保封裝階段的最佳效能與功耗trade-off。由於DFM設計解決方案整合到設計實現工具中，設計人員能夠高枕無憂地完成自己的區塊或晶片層設計，達成量產時程的目標。
針對低功耗、先進製程與混合訊號設計的全新功能
Cadence益華電腦也在此次與台積公司的合作中，為低功耗、先進製程與混合訊號設計提供更多的支援。在低功耗領域中，這個流程以Common Power Format (CPF)為基礎，支援power state validation與IP library view。在先進製程領域中，以台積公司iLPC進行微影hot spot修正，以及dummy metal/via插入的修補方式，解決hot spot 的議題，並能將癥結反饋至自動化佈局與繞線工具的單獨GDS介面。在系統封裝 (system-in-package，SiP) 混合訊號設計方面，有SiP die/package floorplan、混合訊號IR drop與先進SiP靜態時序分析等封裝支援。這些嶄新的設計參考流程元素，從系統層到簽核(signoff)為設計團隊提供更高能見度與可預測性，協助在功耗、效能與設計尺寸trade-off的挑戰下進行最佳化，並實現最高設計良率。
「我們的客戶希望能夠提高生產力，才能夠跟上日益增高的設計複雜性，並且滿足緊迫上市時程的需求。」Cadence益華電腦資深副總裁兼策略長黃小立表示：「藉由全新的設計參考流程，Cadence益華電腦與台積公司共同以這項重要的技術創新與方法，以完整、可預測的流程，幫助系統至晶片實現 (System to Silicon Realization) 產業新境界的實現。」
「Cadence益華電腦與台積公司的合作，幫助雙方客戶轉移到更高階的萃取與先進製程，同時並降低開發成本。」台積公司設計建構行銷處資深處長莊少特表示：「台積公司設計參考流程11.0版添加了Cadence益華電腦軟體工具與解決方案， 藉由ESL設計與驗證以及3D IC整合成為主流製程的一環，廣泛地解決重要的設計議題，更提高了設計生產力。」
EDA360願景需要整個電子生態系統的共同合作，才能夠兌現系統至晶片實現(System to Silicon Realization) 的新產業境界。Cadence益華電腦對台積公司設計參考流程的貢獻，能夠幫助客戶快速建立、重複利用並整合大型數位、類比和混合訊號IP區塊，以更快速、更高成本效益來達成這些目標。
周延的TLM導向設計與驗證以及3D IC設計解決方案
台積公司新的設計參考流程充分運用先進Cadence TLM導向設計與驗證技術和方法。將設計萃取由RTL層級提前至TLM層級、採用Cadence高階合成、進行設計前期功耗trade-off與最佳化，以及metric-driven功能驗證等方法，完成周延的TLM 到GDSII設計流程。先進的3D設計功能包括實體設計與設計實現、RC萃取、時序分析、訊號完整性分析、IR drop、electromagnetic與散熱分析等，更包括了實體驗證。
移轉至更高設計階層進行萃取的做法，讓客戶獲得相當大的優勢，因為從系統層設計到實體設計的階段，進行IP的建立和重複利用，讓設計與驗證生產力大幅增加。獨特的Cadence ECO (engineering change order) 功能能避免不必要的反覆作業，實現更快速的上市時程。3D IC設計功能則是在設計實現階段，就能夠協助設計決策，確保封裝階段的最佳效能與功耗trade-off。由於DFM設計解決方案整合到設計實現工具中，設計人員能夠高枕無憂地完成自己的區塊或晶片層設計，達成量產時程的目標。
針對低功耗、先進製程與混合訊號設計的全新功能
Cadence益華電腦也在此次與台積公司的合作中，為低功耗、先進製程與混合訊號設計提供更多的支援。在低功耗領域中，這個流程以Common Power Format (CPF)為基礎，支援power state validation與IP library view。在先進製程領域中，以台積公司iLPC進行微影hot spot修正，以及dummy metal/via插入的修補方式，解決hot spot 的議題，並能將癥結反饋至自動化佈局與繞線工具的單獨GDS介面。在系統封裝 (system-in-package，SiP) 混合訊號設計方面，有SiP die/package floorplan、混合訊號IR drop與先進SiP靜態時序分析等封裝支援。這些嶄新的設計參考流程元素，從系統層到簽核(signoff)為設計團隊提供更高能見度與可預測性，協助在功耗、效能與設計尺寸trade-off的挑戰下進行最佳化，並實現最高設計良率。
「我們的客戶希望能夠提高生產力，才能夠跟上日益增高的設計複雜性，並且滿足緊迫上市時程的需求。」Cadence益華電腦資深副總裁兼策略長黃小立表示：「藉由全新的設計參考流程，Cadence益華電腦與台積公司共同以這項重要的技術創新與方法，以完整、可預測的流程，幫助系統至晶片實現 (System to Silicon Realization) 產業新境界的實現。」
