就在備受業界矚目的2006年VLSI技術研討會 (Symposium on VLSI Technology) 即將揭幕之際，德州儀器 (TI) 今天公佈其45奈米半導體製程細節。這種利用「濕式」微影製程的先進技術可將每片矽晶圓的晶片切割數目增加一倍，同時提高元件的處理效能並降低耗電。TI利用多種專屬技術將其內含數百萬電晶體的系統單晶片處理器帶到更高的功能水準，不僅效能提升達三成，耗電更大幅減少四成。
TI表示，公司藉其晶片製造優勢發展出一種高成本效益的製程，可用來生產行動電話處理器和DSP之類的45奈米產品，並滿足效能、耗電與電晶體密度等要求。這不僅讓客戶提早獲得速度更快、體積更小、耗電更少的產品，TI也能延續其利用高良率晶圓提供數百萬顆晶片的業界領先記錄。
TI預估其45奈米製程和系統單晶片整合能力可將產品速度提高三成，讓消費者享受更流暢的視訊畫面，進而帶來更優質的行動電話使用經驗。另外，無線用戶將能同時執行更多應用，例如一邊玩3D遊戲，一邊與多人進行視訊會議，同時在背景收發電子郵件。其它預測則顯示TI的45奈米系統單晶片可將視訊播放時間延長40%，行動電話的待機時間則增加30%。
降低耗電並提高整合度
在行動裝置匯集通訊與運算以及擴大使用高效能多媒體、遊戲和生產力應用，已使得低耗電成為半導體技術發展的優先重點。
TI的45奈米製程利用SmartReflex™耗電與效能管理技術 – 結合適應性智慧晶片、電路設計和軟體 – 來克服這些耗電管理挑戰。TI把系統層級方法用於SmartReflex技術以便將這項能力擴大到整個45奈米系統單晶片設計，包括能夠根據元件動作、操作模式以及製程和溫度變異來動態控制電壓、頻率與耗電的適應性硬體與軟體技術。
TI新製程也支援革命性的數位射頻處理 (DRP™) 架構，將數位射頻功能整合到單晶片無線解決方案。這種以系統單晶片提供無線傳送與接收功能的做法使TI得以運用其高效率的CMOS生產基礎設施來減少系統總成本、降低耗電並節省電路板空間。TI 45奈米設計元件庫的其它整合選項包括電阻、電感和電容等各種類比零件，可將原本由不同零件提供的功能整合到同一顆系統單晶片。
多種技術增強效能和密度
TI利用193奈米浸入式微影製程將晶片的電路密度提高到其它廠商利用45奈米乾式微影製程都無法達到的地步，這在業界是史無前例的成就。193奈米浸入式製程可大幅提高微影製程的解析度，並進一步縮小元件結構以充分發揮升級到新製程所帶來的好處。193奈米浸入式製程會在微影設備的鏡片與晶圓之間置入一層很薄的液體，使微影設備更容易將更精密的電路設計圖案轉印到晶圓。
TI利用它在這個領域的研究成果，發展出據信為目前最小的45奈米SRAM記憶晶胞，它的晶片使用面積只有0.24平方微米，比迄今已公佈的其它任何45奈米SRAM記憶晶胞元件縮小達三成。記憶晶胞通常是新製程技術的第一個應用對象，它能提供寶貴的資料幫助設計人員評估新製程用於完整系統單晶片後所能達到的電晶體密度。
TI的45奈米製程能在晶片上製造出更多電晶體，這主要歸功於TI使用介電係數僅2.5並能將導線電容減少一成的超低介電係數材料。這是TI使用低介電係數材料來減少元件導線層電容和傳播延遲時間以及增強晶片效能的第三代製程技術。
設計彈性的極大化與最佳化
如同前幾個世代的製程技術，TI同樣提供多種最佳化45奈米製程配方來滿足各種終端產品和應用。電路設計人員可以調整電晶體的閘極長度、臨界電壓、閘極介電層厚度或偏壓值以及其它參數，使他們在發展彈性和最佳化設計時享有更多選項。
TI的低耗電45奈米製程可以延長可攜式產品的電池壽命，並提供充份效能讓高整合度設計支援先進多媒體功能。TI的中階45奈米製程則能支援公司專為通訊基礎設施產品提供的 DSP和高效能ASIC元件庫。TI的最高效能45奈米製程則可支援微處理器等級的運算效能。TI還利用多種strain技巧來增強這三種45奈米製程的電晶體效能，同時將漏電現象減至最少，包括TI首度將矽鍺製程用於公司的strain應用。
最後，TI正考慮在45奈米技術發展到某個階段後開始使用雙功函數金屬閘極 (dual work function metal gate) 技術，以便在高成本效益下提高效能。TI可用的選項包括複晶全矽化材料 (Full-Silicidation-of-Polysilicon，FuSI) 或是金屬與矽化材料的某種組合。TI現正進行研究以便開發最高效能的製程。TI相信只要將金屬閘極與氮化矽介電材料搭配應用就能提供必要的耗電控制，而且不必升級到較複雜的新型高介電材料。
TI計劃將45奈米製程用於德州達拉斯DMOS6晶圓廠生產12吋晶圓。低耗電ASIC元件庫將於今年底推出，首款系統單晶片的樣品將在2007年供應，並於2008年中開始初期量產。
TI表示，公司藉其晶片製造優勢發展出一種高成本效益的製程，可用來生產行動電話處理器和DSP之類的45奈米產品，並滿足效能、耗電與電晶體密度等要求。這不僅讓客戶提早獲得速度更快、體積更小、耗電更少的產品，TI也能延續其利用高良率晶圓提供數百萬顆晶片的業界領先記錄。
TI預估其45奈米製程和系統單晶片整合能力可將產品速度提高三成，讓消費者享受更流暢的視訊畫面，進而帶來更優質的行動電話使用經驗。另外，無線用戶將能同時執行更多應用，例如一邊玩3D遊戲，一邊與多人進行視訊會議，同時在背景收發電子郵件。其它預測則顯示TI的45奈米系統單晶片可將視訊播放時間延長40%，行動電話的待機時間則增加30%。
降低耗電並提高整合度
在行動裝置匯集通訊與運算以及擴大使用高效能多媒體、遊戲和生產力應用，已使得低耗電成為半導體技術發展的優先重點。
TI的45奈米製程利用SmartReflex™耗電與效能管理技術 – 結合適應性智慧晶片、電路設計和軟體 – 來克服這些耗電管理挑戰。TI把系統層級方法用於SmartReflex技術以便將這項能力擴大到整個45奈米系統單晶片設計，包括能夠根據元件動作、操作模式以及製程和溫度變異來動態控制電壓、頻率與耗電的適應性硬體與軟體技術。
TI新製程也支援革命性的數位射頻處理 (DRP™) 架構，將數位射頻功能整合到單晶片無線解決方案。這種以系統單晶片提供無線傳送與接收功能的做法使TI得以運用其高效率的CMOS生產基礎設施來減少系統總成本、降低耗電並節省電路板空間。TI 45奈米設計元件庫的其它整合選項包括電阻、電感和電容等各種類比零件，可將原本由不同零件提供的功能整合到同一顆系統單晶片。
多種技術增強效能和密度
TI利用193奈米浸入式微影製程將晶片的電路密度提高到其它廠商利用45奈米乾式微影製程都無法達到的地步，這在業界是史無前例的成就。193奈米浸入式製程可大幅提高微影製程的解析度，並進一步縮小元件結構以充分發揮升級到新製程所帶來的好處。193奈米浸入式製程會在微影設備的鏡片與晶圓之間置入一層很薄的液體，使微影設備更容易將更精密的電路設計圖案轉印到晶圓。
TI利用它在這個領域的研究成果，發展出據信為目前最小的45奈米SRAM記憶晶胞，它的晶片使用面積只有0.24平方微米，比迄今已公佈的其它任何45奈米SRAM記憶晶胞元件縮小達三成。記憶晶胞通常是新製程技術的第一個應用對象，它能提供寶貴的資料幫助設計人員評估新製程用於完整系統單晶片後所能達到的電晶體密度。
TI的45奈米製程能在晶片上製造出更多電晶體，這主要歸功於TI使用介電係數僅2.5並能將導線電容減少一成的超低介電係數材料。這是TI使用低介電係數材料來減少元件導線層電容和傳播延遲時間以及增強晶片效能的第三代製程技術。
設計彈性的極大化與最佳化
如同前幾個世代的製程技術，TI同樣提供多種最佳化45奈米製程配方來滿足各種終端產品和應用。電路設計人員可以調整電晶體的閘極長度、臨界電壓、閘極介電層厚度或偏壓值以及其它參數，使他們在發展彈性和最佳化設計時享有更多選項。
TI的低耗電45奈米製程可以延長可攜式產品的電池壽命，並提供充份效能讓高整合度設計支援先進多媒體功能。TI的中階45奈米製程則能支援公司專為通訊基礎設施產品提供的 DSP和高效能ASIC元件庫。TI的最高效能45奈米製程則可支援微處理器等級的運算效能。TI還利用多種strain技巧來增強這三種45奈米製程的電晶體效能，同時將漏電現象減至最少，包括TI首度將矽鍺製程用於公司的strain應用。
最後，TI正考慮在45奈米技術發展到某個階段後開始使用雙功函數金屬閘極 (dual work function metal gate) 技術，以便在高成本效益下提高效能。TI可用的選項包括複晶全矽化材料 (Full-Silicidation-of-Polysilicon，FuSI) 或是金屬與矽化材料的某種組合。TI現正進行研究以便開發最高效能的製程。TI相信只要將金屬閘極與氮化矽介電材料搭配應用就能提供必要的耗電控制，而且不必升級到較複雜的新型高介電材料。
TI計劃將45奈米製程用於德州達拉斯DMOS6晶圓廠生產12吋晶圓。低耗電ASIC元件庫將於今年底推出，首款系統單晶片的樣品將在2007年供應，並於2008年中開始初期量產。
