業界第一顆！TI推出65奈米先進製程的無線數位基頻處理器

德州儀器 (TI) 宣佈推出採用65奈米先進CMOS製程技術的無線數位基頻處理器，實現TI一年前公佈其65奈米製程和技術細節時所做的承諾：面積比90奈米設計縮小一半，使用應變矽 (strained-silicon) 技術提昇四成的電晶體效能，同時將閒置電晶體的洩漏功耗減少1,000倍。TI是第一家提供65奈米產品的半導體製造商。

TI表示，65奈米製程技術將數億個電晶體整合至單顆晶片，使TI能夠在高整合度的系統單晶片解決方案上同時支援類比和數位功能。藉由為無線市場提供業界第一顆65奈米元件，TI帶給客戶體積更小、功耗更低、效能更強大的元件，使其能支援最先進的應用。

65奈米新技術延長電池壽命
先進多媒體和高階數位消費電子功能需要更多處理咚悖@使低功耗半導體技術成為業界關注焦點。為了解決此問題，TI已將多種新型電源管理技術導入其65奈米平台。

首先是TI的SmartReflex™動態電源管理技術，根據使用者效能需求自動調整電源供應電壓，同時協助控制元件的功耗，例如TI OMAPVox™處理器。SmartReflex會密切監控電路速度，並動態調整供應電壓以滿足應用效能需求，其過程不會對系統整體效能造成影響。這種做法使得元件在任何操作頻率下都能將功耗降至最低，同時延長電池壽命，降低元件產生的熱量。

TI還將其它技術應用於65奈米製程，在電晶體進入閒置狀態後降低其功耗，例如行動電話處於待機模式時。這些新技術包括SRAM記憶體方塊的back-biasing偏壓電路、電壓降至極低也不用重新寫入邏輯狀態或記憶體內容的正反器保持電路 (retention flip-flop circuitry)；整體而言，這些新技術最多可將洩漏功耗減少1,000倍。

市場研究公司iSuppli表示，TI仍持續進行其獨步業界的製造和技術發展策略。對於正在設計CMOS技術以支援行動無線應用、消費性產品和微處理器的廠商，TI在65奈米先進製造技術的研發成果已將此領域帶入更高境界。

系統單晶片設計彈性
為滿足終端產品或是應用的獨特需求，TI將持續提供數種最佳化的65奈米製程，主要是透過調整電晶體參數來達成，例如閘極長度、臨界電壓、閘極介電質厚度或偏壓條件。TI的65奈米設計資料庫提供前所未有的眾多選擇，工程師不但擁有最大彈性，還能實現最佳化設計。

極低功耗元件可延長可攜式產品的電池壽命，例如3G無線手機、數位相機和多媒體功能日益先進的音訊播放機。中階元件可支援DSP應用和TI高效能ASIC元件庫，主要用於通訊基礎設施產品；TI效能最強大的65奈米製程則能支援昇陽的UltraSPARC®系列64位元處理器。

實現類比與數位整合
採用65奈米製程的新產品能支援TI革命性的DRP™架構，可將數位射頻功能整合至單晶片無線解決方案。隨著射頻處理功能轉移至數位CMOS製程，TI就能減少發射和接收功能的製造成本與功耗，同時省下寶貴的電路板面積，可增加更多先進的功能與應用。

此外，TI還提供許多ASIC元件庫，能支援各種臨界電壓的電晶體，工程人員可將其任意搭配組合，進而實現功耗或效能最佳化的電路設計，包括採用最佳化類比電晶體和高密度MIM電容的類比／混合訊號巨集電路 (macro)。對於系統單晶片設計，尤其是以晶片面積有限的可攜式系統為目標時，整合這些類比功能可以幫助廠商發展出更輕、成本更低、行動性更良好的應用。

利用最新材料和製造能力
65奈米製程最多有11層銅導線，採用低介電係數的有機矽玻璃材料 (OSG)，其介電係數在2.8和2.9之間。低介電係數材料可以減少主動功耗以及元件導線層內的電容和傳播延遲時間，進而提升晶片整體效能。其它改進包括晶片製造過程中在電晶體通道上產生誘導應力以增加電子和電洞移動率、使用矽化鎳以降低閘極和源極／汲極阻抗以及超湆釉礃O／汲極接面。TI還獨家採用差動式偏移隔離層 (differential offset spacer) 技術，能單獨針對NMOS或PMOS電晶體進行最佳化，進而提高元件效能，同時將洩漏電流減至最少。

TI計劃將65奈米製程用於8吋和12吋晶圓，預計2005年底即可通過認證並正式開始生產。