意法半導體宣佈推出下一代低功耗45nm CMOS設計平台

半導體製造的領導廠商意法半導體（紐約證券交易所代碼：STM)公佈該公司的45nm (0.045微米) CMOS設計平台技術的相關資訊，此平台可用來開發強調低功耗的無線與可攜式消費性應用的下一代系統單晶片(SoC)產品。

與採用65nm技術的設計相比，ST創新的低功耗製程整合了多個臨界值電晶體(threshold transistor)，將晶片面積縮減一半。同時，新的製程將處理速度提高了20%；在正常工作模式下，可降低二分之一洩漏電流；在待機模式下，可降低幾倍的洩漏電流。低功耗的優勢將為可攜式產品的研發人員帶來極大的好處，因為電池的壽命是可攜式產品設計的一項重要因素。

這個最先進的45nm低功耗CMOS平台已被用來完成或設計定案(tape-out)一個高整合度的45nm SoC 展示晶片。這個晶片設計包含一個先進的雙核CPU系統和相關的記憶體架構，這些CPU系統都展現45nm製程技術節點所擁有的先進低功耗技術，在這些技術下也將效能與極低功耗的結合提升至新的層級。

新的低功耗設計平台充分地利用了45nm製程技術多功能和模組化的特點，該平台是由ST位於法國靠近Grenoble的Crolles研究中心所開發出來的，並在Crolles2聯盟的300mm晶圓廠進行驗證。

「對於領導業界的製造商而言，能夠盡早使用低功耗的45nm CMOS技術來開發新的無線和可攜式消費電子產品，這是非常重要的，尤其是對於下一代3G和4G手持多媒體終端產品的開發，更是如此，」 意法半導體製造和技術研發執行副總裁Laurent Bosson表示：「使用ST的低功耗45nm CMOS 平台所開發的晶片，能夠讓應用產品的設計具有極高的性能，同時還能有很低的功耗。」

與其它已作好推出準備的45nm設計平台一樣，ST的低功耗45nm製程具有高密度和高性能設計所需的所有先進模組功能。這些重要的模組包括：用於關鍵性圖形層的193nm浸沒式蝕刻(immersion lithography)技術、淺溝隔離(shallow-trench isolation)及電晶體應力(transistor stressor)技術、採用毫秒退火(millisecond anneal)技術的先進連結工程、超低K的內部銅層電介材料、能夠降低互連線電容的技術。此外，還有兩個 cell libraries ：一個用於高性能的最佳化，另一個則是用於低功耗的最佳化；為研發計人員提供了豐富的設計選擇。 

透過與Cadence、Mentor Graphics、Synopsys和Magma等主要EDA廠商的研發部門合作，ST的45nm設計平台已獲得業界主要的CAD工具的全面支持，客戶可以立即使用熟悉的工業標準工具開始其先進系統晶片解決方案的研發。