意法半導體（紐約證券交易所代碼：STM）宣佈，針對設計研發最先進的網路特殊應用IC（application-specific integrated circuit，ASIC）的32奈米技術平台已正式上市。這款全新32奈米（nm）系統單晶片設計平台採用意法半導體的32LPH（低功耗高性能）製程，是業界首款採用32奈米塊狀矽的串列器-解串列器（Serializer-Deserializer ，SerDes） IP。
實現晶圓面積大於200mm2的超大ASIC設計，意法半導體全新的32奈米 32LPH ASIC設計平台可實現前所未有的高性能、高複雜性以及低功耗，同時降低每個功能模組的尺寸。該平台可加快針對企業網路、路由器、伺服器以及光交換連結和無線基礎設施等高性能應用的下一代網路ASIC晶片的研發速度。
意法半導體事業群副總裁暨網路與儲存產品事業部總經理Riccardo Ferrari表示：「隨著32LPH設計平台的推出，意法半導體實現了下一代通訊基礎設施的應用概念，新一代通訊基礎設施需要高整合度ASIC晶片以滿足不斷提高的性能要求，同時達到降低功耗和提高矽晶整合度的挑戰性目標。客戶對這個贏得重要設計的平台展現濃厚的興趣，使我們對平台的前景更充滿信心。」
意法半導體SerDes IP模組S12是一款擁有智慧財產權的關鍵元件，並已向幾家主要客戶成功展示。S12 IP模組對於研發網路ASIC晶片有關鍵性的影響，在網路設備設計內實現晶片對晶片、晶片對模組以及晶片對背板的通訊。
意法半導體技術研發部副總裁暨中央CAD與設計解決方案部總經理Philippe Magarshack表示：「意法半導體率先在通訊基礎設施市場上推出採用32奈米塊狀矽製程技術的完整設計平台，包括下一代可預測ASIC的自上而下設計方法，以及一套經驗證的IP，包括SerDes 和嵌入式DRAM，這些都是意法半導體在上一代技術製程的多年研發成果。32LPH平台需透過低功耗技術滿足網路應用的高性能要求，同時擁有大規模製造的成本效益，意法半導體法國Crolles技術研發中心在加快平台研發進度付出相當大的貢獻。此外，我們與EDA（電子設計自動化）廠商攜手為網路設備廠商提供可預測的ASIC研發週期，包括快速虛擬實體原型設計和32奈米級時序、訊號以及功率的一致性測試分析。」
採用意法半導體的 32LPH製程技術的首款ASIC原型預計於2011年初上市並於2011年下半年開始量產。
詳細技術資訊
意法半導體針對網路應用的32LPH（低功耗高性能）設計平台可支援多達10個金屬層，以提高晶片佈線效率。該平台基於ISDA聯盟架構協議內開發的 32奈米高介電率金屬柵（High-K Metal Gate）製程，同時整合意法半導體獨有的專用IP和元件，如密度達10-Mbit/mm2的嵌入式DRAM和三態內容可定址式記憶體（Ternary Content Address Memory，TCAM）。
正常情況下，一個SerDes（串列器-解串列器）要在一顆ASIC單晶片內整合多次以上（通常達200次）。該模組可實現以下串列通訊：
· 同一印刷電路板上的IC或ASIC之間的通訊（晶片對晶片）；
· 用於連接遙控設備的ASIC和光學模組的通訊 （晶片對模組）；
· ASIC和實體介面模組（晶片對模組）；
· ASIC和系統背板——背板是設備內部裝有各種系統卡的物理框架。
S12 IP基於意法半導體經驗證的SerDes架構，可擴展至8條 12.5-Gbit/s收發（Tx/Rx）通道。S12的封裝面積經最佳化設計，可使用覆晶（flip-chip ）BGA封裝。很快地，意法半導體並推出傳送速率高達14-Gbit/s的 S14 IP。
實現晶圓面積大於200mm2的超大ASIC設計，意法半導體全新的32奈米 32LPH ASIC設計平台可實現前所未有的高性能、高複雜性以及低功耗，同時降低每個功能模組的尺寸。該平台可加快針對企業網路、路由器、伺服器以及光交換連結和無線基礎設施等高性能應用的下一代網路ASIC晶片的研發速度。
意法半導體事業群副總裁暨網路與儲存產品事業部總經理Riccardo Ferrari表示：「隨著32LPH設計平台的推出，意法半導體實現了下一代通訊基礎設施的應用概念，新一代通訊基礎設施需要高整合度ASIC晶片以滿足不斷提高的性能要求，同時達到降低功耗和提高矽晶整合度的挑戰性目標。客戶對這個贏得重要設計的平台展現濃厚的興趣，使我們對平台的前景更充滿信心。」
意法半導體SerDes IP模組S12是一款擁有智慧財產權的關鍵元件，並已向幾家主要客戶成功展示。S12 IP模組對於研發網路ASIC晶片有關鍵性的影響，在網路設備設計內實現晶片對晶片、晶片對模組以及晶片對背板的通訊。
意法半導體技術研發部副總裁暨中央CAD與設計解決方案部總經理Philippe Magarshack表示：「意法半導體率先在通訊基礎設施市場上推出採用32奈米塊狀矽製程技術的完整設計平台，包括下一代可預測ASIC的自上而下設計方法，以及一套經驗證的IP，包括SerDes 和嵌入式DRAM，這些都是意法半導體在上一代技術製程的多年研發成果。32LPH平台需透過低功耗技術滿足網路應用的高性能要求，同時擁有大規模製造的成本效益，意法半導體法國Crolles技術研發中心在加快平台研發進度付出相當大的貢獻。此外，我們與EDA（電子設計自動化）廠商攜手為網路設備廠商提供可預測的ASIC研發週期，包括快速虛擬實體原型設計和32奈米級時序、訊號以及功率的一致性測試分析。」
採用意法半導體的 32LPH製程技術的首款ASIC原型預計於2011年初上市並於2011年下半年開始量產。
詳細技術資訊
意法半導體針對網路應用的32LPH（低功耗高性能）設計平台可支援多達10個金屬層，以提高晶片佈線效率。該平台基於ISDA聯盟架構協議內開發的 32奈米高介電率金屬柵（High-K Metal Gate）製程，同時整合意法半導體獨有的專用IP和元件，如密度達10-Mbit/mm2的嵌入式DRAM和三態內容可定址式記憶體（Ternary Content Address Memory，TCAM）。
正常情況下，一個SerDes（串列器-解串列器）要在一顆ASIC單晶片內整合多次以上（通常達200次）。該模組可實現以下串列通訊：
· 同一印刷電路板上的IC或ASIC之間的通訊（晶片對晶片）；
· 用於連接遙控設備的ASIC和光學模組的通訊 （晶片對模組）；
· ASIC和實體介面模組（晶片對模組）；
· ASIC和系統背板——背板是設備內部裝有各種系統卡的物理框架。
S12 IP基於意法半導體經驗證的SerDes架構，可擴展至8條 12.5-Gbit/s收發（Tx/Rx）通道。S12的封裝面積經最佳化設計，可使用覆晶（flip-chip ）BGA封裝。很快地，意法半導體並推出傳送速率高達14-Gbit/s的 S14 IP。
