Design Solution，是Mentor Graphics(明導國際)對全線產品的自我定位，強調從整個“設計流程”來考慮產品的開發；頂著曾擔任美國商業部半導體技術顧問委員會主席、開放式系統董事會執行委員，以及全美電子設計自動化協會(EDAC)主席的光環，Mentor現任董事長兼執行長Walden C Rhines博士的親臨北京，著實吸引了深度媒體的目光，前往一探究竟並抓緊時機向其請益關於EDA發展的看法。
照片人物：Mentor Graphics董事長兼執行長Walden C Rhines
當今電路板與半導體元件設計變得更加複雜，並隨著深次微米製程技術在系統單晶片設計深入應用，要把一個具有創意的想法轉換成市場上的產品，並同時具有低功耗、高可靠性和更短的設計週期，成為設計師面臨的巨大難題。為了克服這些日益複雜的設計要求，使企業在IC設計領域處於不敗之地，尋求成熟完善的EDA解決方案將成為IC企業高速發展的當務之急。
Rhines在Mentor年度盛事──巡迴全球18個城市的“EDA技術論壇”(北京場)接受專訪時介紹說，依他的觀察，近來EDA界有幾大趨勢：
● 功能驗證(Functional Verification)：隨著製造製程的進步，單位面積上所能容納的元件數暴增。設計師可以有足夠的空間設計出前所未有的複雜電路，但是要如何驗證這麼龐大電路功能的正確性卻仍是一項棘手的挑戰。明顯地，設計能力以及驗證能力中間存在著難以跨越的鴻溝。研究指出，在整個產品研發週期中，有趨近於80%左右的時間都是花在功能驗證上。因此若要大幅提前產品上市的時間，首要必須解決驗證的瓶頸。
傳統的模擬工具已經無法應付百萬閘級以上的設計驗證需求，舉例來說，單就1分鐘的MPEG編碼進行Verilog模擬可能要花費數個月的時間；但若是採硬體方針，只需要5分鐘。Mentor持續的在最新的驗證技術上進行投資，對於最新的驗證方法學也不斷推陳出新。Mentor能幫助客戶輕鬆轉化到下一代系統設計和設計方法，以應對設計週期並最大程度減少設計複雜度。
● 混合訊號驗證(Mixed Signal)：傳統的設計流程是把類比和數位系統獨立開發，常帶來設計速度慢、昂貴，甚至不適當的副作用，而Mentor的ADMS混合設計工具所提供的自動化功能可幫助去除這道數位/類比隔閡，能夠支援類比、數位和混合訊號設計方法中自上而下(top-down)和由下而上(bottom-up)的驗證手段──Eldo工具用於類比模擬，ModelSim用於數位模擬，讓混合訊號的SoC設計者能通過與數位電路“硬體描述語言與行為級模型”相仿的工具輕鬆自動轉換。
● DFM(Design for Manufacturing，可製造性設計)：過去，設計和製造往往也是獨立的，在工作上並無太多交集；但對於深次微米、奈米級時代的到來，給出高良品率的設計的能力是很關鍵的，對微影和良率分析工具的需求也就跟著風生水起。這也是為何近年來DFM每年能以15%的速度增長，遠高於EDA 2%～3%的年增長率的原因。Rhines指出，整合能提供統計資料的軟體工具，以協助改善設計、加強良率是根本之道，此外和晶圓代工廠保持良好的合作關係，以適應製程的差異也是不可或缺的一環。為此，Mentor和國內多家晶圓代工廠皆往來密切，以確保國內能使用先進製程。
圖1：LFD驗證示例：最小空間、最小寬度、重疊區域和最小面積的易變性檢查
“良率”不再只是Foundry的責任
DFM是一種評估製造製程可變性的設計方法，從而更容易地控制積體電路的製造，達到提高良率並降低生產成本的目的。其中又以與微影相關的環節影響最大。
OPC(光學接近校正)是讓現有光刻設備能夠不斷向下挑戰微影尺寸極限的一種技術。隨著制程製程的微縮、微影光罩技術的盛行，用OPC來修正光罩板，是近來在製造端所興起的一種熱門製程。然而這種利用光學鄰近效應來進行補償的OPC做法，也帶來了一些問題：使光罩的複雜性倍增，尤其在晶片的線寬進入90nm以下的製程後。一旦流片遭遇失敗，動輒以數百萬美金計的高昂光罩成本，迫使業者努力在設計與製造之間搭起一座橋樑，以串起IP供應商、EDA工具供應商、設計公司、晶圓廠和光罩廠之間的聯繫，於是對於DFM的呼聲便日益高漲。
圖2：OPC技術在90nm製程上應用示意圖。光學接近方法進行校正佈局後(如左圖所示)，可讓晶圓上的圖形盡可能接近設計者的要求(如右圖)
DFM對於採晶圓委外代工的Fabless廠家更是迫切，因為以往必須直到產品測試完成，設計公司才能知道產品的良率好壞。如果沒有借助EDA廠商之力在設計早期預測產品可能在生產中遭遇的瓶頸，等到產品生產後才發現成品率低落，這樣的幡然省悟，恐怕為時已晚！光是想想那些報廢的亮晃晃晶片和額外的光罩費用，就足以讓肩負專案成敗的主事者嘶聲痛悔、捶胸頓足一番。
Mentor在今年初宣佈推出的Calibre LFD(微影製程友好的設計)產品，是第一個通過生產驗證，可以解決如何在設計的早期階段處理製程變動這一急迫問題的EDA工具，更標誌著對IC設計創作流程的一次重大的重新思考。Calibre LFD使設計師能夠在創造更穩健，對光刻製程視窗更少敏感的設計上做出權衡決策；通過把Calibre LFD加入現存的設計流程，可在設計的最初就對佈局的更改進行權衡，如此可以顯著地提高在製程視窗(process window)內佈局針對公益變動的抗壓性。
影響LFD元素，包含光源能量、焦距、光罩偏移等都在考慮之內，且解析度增強技術(RET)腳本、光學模型和需檢查的參數化規則，都被收錄在一個加密的資料庫內。設計師可以運行模擬程式來觀看佈局在某一特定的光刻製程視窗下的印刷結果。Calibre LFD還會計算出一個設計變動指數(DVI)，用來測量設計對製程變動的彈性；越低的DVI數值代表更有彈性的設計，幫助設計師將不同的佈局設計做比較，從中挑選出對製程變動最不敏感的方案。
圖3：採用Calibre LFD技術的設計流程
捕捉製程變動來改善佈局的穩健性是DFM的一個主要的新舉措。Calibre LFD為管理良品率抑制因素在每個新的製程節點的影響打下了良好的基礎。更重要的是，Calibre LFD建立在經過生產驗證的Calibre從設計到矽片的平臺上，可通過Calibre Interactive便捷地連接到流行的佈局環境中，且跟初步設計使用相同的佈局編輯器，反復進行著，上手容易。設計師可以使用佈局流覽器/編輯器和結果流覽環境來觀看檢測結果和變動資料庫。
結語
訪談期間，Rhines也贊同ESL(電子系統級)設計工具對EDA產業具有相當的衝擊性，指出現今已沒有單一的EDA provider能滿足顧客的所有需求，因此“開放介面”特別重要。Mentor本身亦有ESL設計工具－Catapult C Synthesis演算法綜合工具，能夠自動創建System C級別模型和封裝元件，允許設計人員在“系統結構層次”上快速探尋折衷方法，對設計進行驗證；同時在整個流程中重新使用現有C++和SystemC測試基準來模擬設計結果。這種方法要比傳統RTL驗證環境快20～100倍。此外，由於對完整架構和下世代需求日趨迫切，過去只針對單一Feature的平面驗證方式，不僅要耗費更多時間和記憶體，且容易造成“斷層”現象，故需要所謂“階層式架構”來補足，進一步向“實體層”驗證發展。
不久前，Mentor更宣佈全面完成了新獲得的ADiT快速SPICE模擬技術與明導領先的混合訊號類比平臺ADvance MS(ADMS)的整合。ADiT技術的模擬容量比傳統SPICE模擬器高出許多，處理能力在數百萬電晶體之上，模擬速度也是傳統的十倍、甚至百倍以上，避免了混合訊號驗證中由於慢速電晶體級別的模擬帶來的性能瓶頸。ADMS獨特的單核模擬技術頁也保證了ModelSim、Eldo和ADiT之間的最佳模擬性能，從而達到最高的整體類比訊號模擬效率。ADiT Fast-SPICE模擬器將在今年10月發佈正式產品。
回顧以往，成立於1981年、今年已邁入第25個年頭的Mentor，在三大電子設計自動化(EDA)廠商中是歷史最悠久的，且在營業額上遙遙領先次一競爭對手達4倍之多，在系統設計工具的市場份額更是穩居全球第一，特別是在PCB佈線方面，更是Mentor強項所在，亦位列全球第一，其營業額整整是第二名供應商的1.5倍。
為協助中國客戶開展“音像”等特定應用市場，“技術支援部門”是Mentor在人力投入最大的部分(過去每年幾乎以3倍以上的速度在成長)，以強化在Physical Design和Functional Architecture的能力；且對於庫管理和工具的持續開發也是不遺餘力，近5年來付運量的增長率約在20%左右，營收也有15%的進展，是成長最快的EDA廠家。如此佳績，或許正回應了Rhines“因專注而成長”的自詡。
照片人物：Mentor Graphics董事長兼執行長Walden C Rhines
當今電路板與半導體元件設計變得更加複雜，並隨著深次微米製程技術在系統單晶片設計深入應用，要把一個具有創意的想法轉換成市場上的產品，並同時具有低功耗、高可靠性和更短的設計週期，成為設計師面臨的巨大難題。為了克服這些日益複雜的設計要求，使企業在IC設計領域處於不敗之地，尋求成熟完善的EDA解決方案將成為IC企業高速發展的當務之急。
Rhines在Mentor年度盛事──巡迴全球18個城市的“EDA技術論壇”(北京場)接受專訪時介紹說，依他的觀察，近來EDA界有幾大趨勢：
● 功能驗證(Functional Verification)：隨著製造製程的進步，單位面積上所能容納的元件數暴增。設計師可以有足夠的空間設計出前所未有的複雜電路，但是要如何驗證這麼龐大電路功能的正確性卻仍是一項棘手的挑戰。明顯地，設計能力以及驗證能力中間存在著難以跨越的鴻溝。研究指出，在整個產品研發週期中，有趨近於80%左右的時間都是花在功能驗證上。因此若要大幅提前產品上市的時間，首要必須解決驗證的瓶頸。
傳統的模擬工具已經無法應付百萬閘級以上的設計驗證需求，舉例來說，單就1分鐘的MPEG編碼進行Verilog模擬可能要花費數個月的時間；但若是採硬體方針，只需要5分鐘。Mentor持續的在最新的驗證技術上進行投資，對於最新的驗證方法學也不斷推陳出新。Mentor能幫助客戶輕鬆轉化到下一代系統設計和設計方法，以應對設計週期並最大程度減少設計複雜度。
● 混合訊號驗證(Mixed Signal)：傳統的設計流程是把類比和數位系統獨立開發，常帶來設計速度慢、昂貴，甚至不適當的副作用，而Mentor的ADMS混合設計工具所提供的自動化功能可幫助去除這道數位/類比隔閡，能夠支援類比、數位和混合訊號設計方法中自上而下(top-down)和由下而上(bottom-up)的驗證手段──Eldo工具用於類比模擬，ModelSim用於數位模擬，讓混合訊號的SoC設計者能通過與數位電路“硬體描述語言與行為級模型”相仿的工具輕鬆自動轉換。
● DFM(Design for Manufacturing，可製造性設計)：過去，設計和製造往往也是獨立的，在工作上並無太多交集；但對於深次微米、奈米級時代的到來，給出高良品率的設計的能力是很關鍵的，對微影和良率分析工具的需求也就跟著風生水起。這也是為何近年來DFM每年能以15%的速度增長，遠高於EDA 2%～3%的年增長率的原因。Rhines指出，整合能提供統計資料的軟體工具，以協助改善設計、加強良率是根本之道，此外和晶圓代工廠保持良好的合作關係，以適應製程的差異也是不可或缺的一環。為此，Mentor和國內多家晶圓代工廠皆往來密切，以確保國內能使用先進製程。
圖1：LFD驗證示例：最小空間、最小寬度、重疊區域和最小面積的易變性檢查
“良率”不再只是Foundry的責任
DFM是一種評估製造製程可變性的設計方法，從而更容易地控制積體電路的製造，達到提高良率並降低生產成本的目的。其中又以與微影相關的環節影響最大。
OPC(光學接近校正)是讓現有光刻設備能夠不斷向下挑戰微影尺寸極限的一種技術。隨著制程製程的微縮、微影光罩技術的盛行，用OPC來修正光罩板，是近來在製造端所興起的一種熱門製程。然而這種利用光學鄰近效應來進行補償的OPC做法，也帶來了一些問題：使光罩的複雜性倍增，尤其在晶片的線寬進入90nm以下的製程後。一旦流片遭遇失敗，動輒以數百萬美金計的高昂光罩成本，迫使業者努力在設計與製造之間搭起一座橋樑，以串起IP供應商、EDA工具供應商、設計公司、晶圓廠和光罩廠之間的聯繫，於是對於DFM的呼聲便日益高漲。
圖2：OPC技術在90nm製程上應用示意圖。光學接近方法進行校正佈局後(如左圖所示)，可讓晶圓上的圖形盡可能接近設計者的要求(如右圖)
DFM對於採晶圓委外代工的Fabless廠家更是迫切，因為以往必須直到產品測試完成，設計公司才能知道產品的良率好壞。如果沒有借助EDA廠商之力在設計早期預測產品可能在生產中遭遇的瓶頸，等到產品生產後才發現成品率低落，這樣的幡然省悟，恐怕為時已晚！光是想想那些報廢的亮晃晃晶片和額外的光罩費用，就足以讓肩負專案成敗的主事者嘶聲痛悔、捶胸頓足一番。
Mentor在今年初宣佈推出的Calibre LFD(微影製程友好的設計)產品，是第一個通過生產驗證，可以解決如何在設計的早期階段處理製程變動這一急迫問題的EDA工具，更標誌著對IC設計創作流程的一次重大的重新思考。Calibre LFD使設計師能夠在創造更穩健，對光刻製程視窗更少敏感的設計上做出權衡決策；通過把Calibre LFD加入現存的設計流程，可在設計的最初就對佈局的更改進行權衡，如此可以顯著地提高在製程視窗(process window)內佈局針對公益變動的抗壓性。
影響LFD元素，包含光源能量、焦距、光罩偏移等都在考慮之內，且解析度增強技術(RET)腳本、光學模型和需檢查的參數化規則，都被收錄在一個加密的資料庫內。設計師可以運行模擬程式來觀看佈局在某一特定的光刻製程視窗下的印刷結果。Calibre LFD還會計算出一個設計變動指數(DVI)，用來測量設計對製程變動的彈性；越低的DVI數值代表更有彈性的設計，幫助設計師將不同的佈局設計做比較，從中挑選出對製程變動最不敏感的方案。
圖3：採用Calibre LFD技術的設計流程
捕捉製程變動來改善佈局的穩健性是DFM的一個主要的新舉措。Calibre LFD為管理良品率抑制因素在每個新的製程節點的影響打下了良好的基礎。更重要的是，Calibre LFD建立在經過生產驗證的Calibre從設計到矽片的平臺上，可通過Calibre Interactive便捷地連接到流行的佈局環境中，且跟初步設計使用相同的佈局編輯器，反復進行著，上手容易。設計師可以使用佈局流覽器/編輯器和結果流覽環境來觀看檢測結果和變動資料庫。
結語
訪談期間，Rhines也贊同ESL(電子系統級)設計工具對EDA產業具有相當的衝擊性，指出現今已沒有單一的EDA provider能滿足顧客的所有需求，因此“開放介面”特別重要。Mentor本身亦有ESL設計工具－Catapult C Synthesis演算法綜合工具，能夠自動創建System C級別模型和封裝元件，允許設計人員在“系統結構層次”上快速探尋折衷方法，對設計進行驗證；同時在整個流程中重新使用現有C++和SystemC測試基準來模擬設計結果。這種方法要比傳統RTL驗證環境快20～100倍。此外，由於對完整架構和下世代需求日趨迫切，過去只針對單一Feature的平面驗證方式，不僅要耗費更多時間和記憶體，且容易造成“斷層”現象，故需要所謂“階層式架構”來補足，進一步向“實體層”驗證發展。
不久前，Mentor更宣佈全面完成了新獲得的ADiT快速SPICE模擬技術與明導領先的混合訊號類比平臺ADvance MS(ADMS)的整合。ADiT技術的模擬容量比傳統SPICE模擬器高出許多，處理能力在數百萬電晶體之上，模擬速度也是傳統的十倍、甚至百倍以上，避免了混合訊號驗證中由於慢速電晶體級別的模擬帶來的性能瓶頸。ADMS獨特的單核模擬技術頁也保證了ModelSim、Eldo和ADiT之間的最佳模擬性能，從而達到最高的整體類比訊號模擬效率。ADiT Fast-SPICE模擬器將在今年10月發佈正式產品。
回顧以往，成立於1981年、今年已邁入第25個年頭的Mentor，在三大電子設計自動化(EDA)廠商中是歷史最悠久的，且在營業額上遙遙領先次一競爭對手達4倍之多，在系統設計工具的市場份額更是穩居全球第一，特別是在PCB佈線方面，更是Mentor強項所在，亦位列全球第一，其營業額整整是第二名供應商的1.5倍。
為協助中國客戶開展“音像”等特定應用市場，“技術支援部門”是Mentor在人力投入最大的部分(過去每年幾乎以3倍以上的速度在成長)，以強化在Physical Design和Functional Architecture的能力；且對於庫管理和工具的持續開發也是不遺餘力，近5年來付運量的增長率約在20%左右，營收也有15%的進展，是成長最快的EDA廠家。如此佳績，或許正回應了Rhines“因專注而成長”的自詡。
