高速匯流排技術遠不止RapidIO和PCI Express兩種，只是目前這兩種技術在都有相對獨立的領域，並穩步發展中。針對下一代伺服器與通信系統都需要在背板上連接多塊處理卡，晶片廠商競相推出各式乙太網、Infiniband、PCI Express和RapidIO晶片。我們只能說競爭才剛剛開始，任何事情都會發生。
RapidIO依然強勁
RapidIO的開發者在1997年開始制訂標準，採用了Motorola和Mercury電腦系統正在研究的技術，它的目標就是試圖打破1999年作為標準出現的匯流排的現有瓶頸。2001年完成了基本規範。系統邏輯元件、FPGA和ASIC元件早就在矽片上實現了這個技術，幾個公司已在板極和系統級實現了量產。在2003年10月，國際標準組織和國際電工委員會(IEC)一致通過了RapidIO互連規範，即ISO/IEC DIS 18372.。這使RapidIO(ISO)成為互連技術方面得到授權的唯一一個系統。
儘管RapidIO標準已有八年的歷史，但仍然生機勃勃，它還在繼續為開發人員提供高速、先進的通訊技術：可對許多積體電路、板卡、背板及電腦系統供應商提供支援。目前，符合RapidIO標準的廠商有：Freescale Semiconductor、Lucent-Alcatel、PMC-Sierra、Texas Instruments、Tundra Semiconductor及WindRiver等。發展至今，開發人員有100多種基於RapidIO的產品可供選擇，這些產品涵蓋了各種開發工具、嵌入式系統、知識產權、軟體、測試與測量設備及半導體(ASIC、DSP、FPGA)等。
高性能嵌入式、通信領域RapidIO活躍
RapidIO互連架構主要解決高性能嵌入式系統在可靠性和互連性方面的挑戰。作為系統級的互連，RapidIO互連可應用在很多場合：DSP連接、處理器和其他元件的點對點主/從連接、控制和資料背板連接、基帶和RF板連接、晶片和處理器連接。這些形式的連接印證了RapidIO支持廣泛應用的互連能力，包括：無線基礎設施元件、網路接入設備、多服務平臺、高階路由器、儲存設備、信號和圖像處理、軍事和航太應用、工業計算、科學計算。
嵌入式設備通常採用分散式處理模式的SOC元件，它集成了系統處理和介面功能，共同完成大量的系統任務。這些情況與電腦的應用不同。電腦通常只有一顆CPU。PCI-X和PCI Express這樣的互連用分層的單位址空間模式足夠支援桌上型電腦應用。然而將電腦的互連技術重新移植到嵌入式應用並不能滿足SoC的獨特需求。對於分散式處理系統，RapiaIO互連結構的點到點模式提供了較好的系統架構，比如它的低開銷，硬體支援的存儲映射以及支援元件間資訊對話等功能。此外，RapidIO網上的元件可通過一個有效的對等網路來通訊。性能可達1-60Gbps，而只占CPU的少量時間。RapidIO可以與很多不同的流量管理元件介面，或橋接到其他計算環境。資料流程邏輯層的語法與網路處理器論壇通用交換(CSIX)規範和網路處理器流介面(NPSI)規範一致。這使終端可有最小的矽管腳，以適用於特定的流量管理元件。
PCI Express站穩腳步PCIe 3.0即將誕生
2007年8月，PCI Special Interest Group(PCI SIG)已經決定8 GigaTransfers/s作為下一代PCI Express互連的比特率，終止了幾個月以來對3.0版選擇8GT/s還是10GT/s的爭論。成本和相容性最終使工程師們做出了這個更穩妥的決定，PCI Express 3.0也取消了目前的技術中的8bit/10bit編碼，去掉了20%的處理開銷，使真正的吞吐量可達到5GT/s version 2.0的兩倍。
Express 3.0將使用現有的scrambling-polynumial技術，在資料流程的開始和結束時採用固定長度的資料包。這個技術有助於處理時鐘恢復，解決DC wandering問題，而不會產生帶寬開銷。當然，這個方法需要媒體存取控制器具有額外的處理功能。研究認為較慢的速率更適於主流晶片工藝技術和現在的印刷電路板材料，並認為10GT/s與最初的2.5GHz Express規範不相容，而且從8GT/s到10GT/s需要的處理功能成指數增長。PCI Express 3.0將包括許多新功能，如擴展信令和資料完整性、傳輸接收均衡、PLL改進、時鐘資料恢復和通道擴展。最終的規範將在2009年末發佈，相應的產品在2010年推出。
在新版本發佈之前，工程師們計畫根據多個SIG成員開發的類比和測試晶片對規範的電氣參數進行優化。目前還不清楚將來的板上互連是採用銅連接還是光波，PCI SIG將開展更多的研究。
高速匯流排技術的競爭正在日趨白熱化
在高端嵌入式、通信領域，一場努力爭奪工程師青睞的戰爭正在各種高速匯流排技術中站看。ASI是PCI Express針對通信和嵌入式系統的變體。作為幕後最大推手的Intel，原本希望借助ASI為自己鋪平道路，使其在通信領域的路由器、交換機以及存儲設備等應用中贏得設計中標。然而，經過這些年的運轉，只有為數不多的公司在付運ASI晶片，並且前景並不樂觀。不過，原本無心栽柳之的Express作為計算和嵌入式處理器的本地介面蓬勃發展，很快PCI特別興趣小組(SIG)開始著手對Express進行擴展，希望其能夠具備某些ASI功能。很明顯，在通信領域Intel仍然希望能夠捲土重來。
在市場方面，ASI SIG不同，RapidIO商業聯盟已與頂級OEM廠商建立了牢固的關係。朗訊、愛立信以及存儲業巨頭EMC公司的代表去年已經被選為RapidIO商業聯盟的官員。據熟悉朗訊的知情人士透露，朗訊已經承諾會採用RapidIO，而且不太可能使用ASI。但是Express日益增加的普及性仍可能扭轉這一趨勢。越來越多的通信晶片中增加了本地Express介面。事實上，就連那些在RapidIO上進行戰略投資的公司也開始著手採用Express，有時戰略步伐甚至還優先於RapidIO。如果照此發展，有些工程師很可能會利用正在發展中的Express擴展特性來實現ASI的某些功能。
實際上，高速匯流排技術遠不止RapidIO和PCI Express兩種，只是目前這兩種技術在都有相對獨立的領域，並穩步發展中。針對下一代伺服器與通信系統都需要在背板上連接多塊處理卡，晶片廠商競相推出各式乙太網、Infiniband、PCI Express和RapidIO晶片。我們只能說競爭才剛剛開始，任何事情都會發生。
RapidIO依然強勁
RapidIO的開發者在1997年開始制訂標準，採用了Motorola和Mercury電腦系統正在研究的技術，它的目標就是試圖打破1999年作為標準出現的匯流排的現有瓶頸。2001年完成了基本規範。系統邏輯元件、FPGA和ASIC元件早就在矽片上實現了這個技術，幾個公司已在板極和系統級實現了量產。在2003年10月，國際標準組織和國際電工委員會(IEC)一致通過了RapidIO互連規範，即ISO/IEC DIS 18372.。這使RapidIO(ISO)成為互連技術方面得到授權的唯一一個系統。
儘管RapidIO標準已有八年的歷史，但仍然生機勃勃，它還在繼續為開發人員提供高速、先進的通訊技術：可對許多積體電路、板卡、背板及電腦系統供應商提供支援。目前，符合RapidIO標準的廠商有：Freescale Semiconductor、Lucent-Alcatel、PMC-Sierra、Texas Instruments、Tundra Semiconductor及WindRiver等。發展至今，開發人員有100多種基於RapidIO的產品可供選擇，這些產品涵蓋了各種開發工具、嵌入式系統、知識產權、軟體、測試與測量設備及半導體(ASIC、DSP、FPGA)等。
高性能嵌入式、通信領域RapidIO活躍
RapidIO互連架構主要解決高性能嵌入式系統在可靠性和互連性方面的挑戰。作為系統級的互連，RapidIO互連可應用在很多場合：DSP連接、處理器和其他元件的點對點主/從連接、控制和資料背板連接、基帶和RF板連接、晶片和處理器連接。這些形式的連接印證了RapidIO支持廣泛應用的互連能力，包括：無線基礎設施元件、網路接入設備、多服務平臺、高階路由器、儲存設備、信號和圖像處理、軍事和航太應用、工業計算、科學計算。
嵌入式設備通常採用分散式處理模式的SOC元件，它集成了系統處理和介面功能，共同完成大量的系統任務。這些情況與電腦的應用不同。電腦通常只有一顆CPU。PCI-X和PCI Express這樣的互連用分層的單位址空間模式足夠支援桌上型電腦應用。然而將電腦的互連技術重新移植到嵌入式應用並不能滿足SoC的獨特需求。對於分散式處理系統，RapiaIO互連結構的點到點模式提供了較好的系統架構，比如它的低開銷，硬體支援的存儲映射以及支援元件間資訊對話等功能。此外，RapidIO網上的元件可通過一個有效的對等網路來通訊。性能可達1-60Gbps，而只占CPU的少量時間。RapidIO可以與很多不同的流量管理元件介面，或橋接到其他計算環境。資料流程邏輯層的語法與網路處理器論壇通用交換(CSIX)規範和網路處理器流介面(NPSI)規範一致。這使終端可有最小的矽管腳，以適用於特定的流量管理元件。
PCI Express站穩腳步PCIe 3.0即將誕生
2007年8月，PCI Special Interest Group(PCI SIG)已經決定8 GigaTransfers/s作為下一代PCI Express互連的比特率，終止了幾個月以來對3.0版選擇8GT/s還是10GT/s的爭論。成本和相容性最終使工程師們做出了這個更穩妥的決定，PCI Express 3.0也取消了目前的技術中的8bit/10bit編碼，去掉了20%的處理開銷，使真正的吞吐量可達到5GT/s version 2.0的兩倍。
Express 3.0將使用現有的scrambling-polynumial技術，在資料流程的開始和結束時採用固定長度的資料包。這個技術有助於處理時鐘恢復，解決DC wandering問題，而不會產生帶寬開銷。當然，這個方法需要媒體存取控制器具有額外的處理功能。研究認為較慢的速率更適於主流晶片工藝技術和現在的印刷電路板材料，並認為10GT/s與最初的2.5GHz Express規範不相容，而且從8GT/s到10GT/s需要的處理功能成指數增長。PCI Express 3.0將包括許多新功能，如擴展信令和資料完整性、傳輸接收均衡、PLL改進、時鐘資料恢復和通道擴展。最終的規範將在2009年末發佈，相應的產品在2010年推出。
在新版本發佈之前，工程師們計畫根據多個SIG成員開發的類比和測試晶片對規範的電氣參數進行優化。目前還不清楚將來的板上互連是採用銅連接還是光波，PCI SIG將開展更多的研究。
高速匯流排技術的競爭正在日趨白熱化
在高端嵌入式、通信領域，一場努力爭奪工程師青睞的戰爭正在各種高速匯流排技術中站看。ASI是PCI Express針對通信和嵌入式系統的變體。作為幕後最大推手的Intel，原本希望借助ASI為自己鋪平道路，使其在通信領域的路由器、交換機以及存儲設備等應用中贏得設計中標。然而，經過這些年的運轉，只有為數不多的公司在付運ASI晶片，並且前景並不樂觀。不過，原本無心栽柳之的Express作為計算和嵌入式處理器的本地介面蓬勃發展，很快PCI特別興趣小組(SIG)開始著手對Express進行擴展，希望其能夠具備某些ASI功能。很明顯，在通信領域Intel仍然希望能夠捲土重來。
在市場方面，ASI SIG不同，RapidIO商業聯盟已與頂級OEM廠商建立了牢固的關係。朗訊、愛立信以及存儲業巨頭EMC公司的代表去年已經被選為RapidIO商業聯盟的官員。據熟悉朗訊的知情人士透露，朗訊已經承諾會採用RapidIO，而且不太可能使用ASI。但是Express日益增加的普及性仍可能扭轉這一趨勢。越來越多的通信晶片中增加了本地Express介面。事實上，就連那些在RapidIO上進行戰略投資的公司也開始著手採用Express，有時戰略步伐甚至還優先於RapidIO。如果照此發展，有些工程師很可能會利用正在發展中的Express擴展特性來實現ASI的某些功能。
實際上，高速匯流排技術遠不止RapidIO和PCI Express兩種，只是目前這兩種技術在都有相對獨立的領域，並穩步發展中。針對下一代伺服器與通信系統都需要在背板上連接多塊處理卡，晶片廠商競相推出各式乙太網、Infiniband、PCI Express和RapidIO晶片。我們只能說競爭才剛剛開始，任何事情都會發生。
