Actel Libero IDE升級版為ProASIC Plus FPGA加速時序收斂和提升性能
Libero v5.2 IDE加入ChainBuilder軟體以簡化系統內編程操作；Actel的Designer Software增添Linux支援功能
Actel公司已提升其Libero™ 整合型設計環境 (IDE)，讓用戶使用該公司成功以Flash為基礎ProASIC Plus現場可編程閘陣列（FPGA）時，享有更快的時序收斂特性。通過時序分析引擎和時序驅動佈局佈線之間更緊密的整合，Libero v5.2 IDE提供的按鈕操作往往可以達到甚或超越客戶的要求，從而減少實現時序收斂所需的設計更迭次數。
此外，Actel的Libero v5.2 IDE連同增強的Magma PALACE™ v1.1實體合成軟體，能令使用ProASIC Plus FPGA的設計人員獲得平均20%的性能提升。Libero IDE的其他新特性包括增添了Actel的ChainBuilder軟體，可針對串鏈中的ProASIC Plus FPGA進行編程或測試，以及在Libero IDE中的Actel Designer實體設計工具套件開始支援Linux Red Hat 7.1平臺。
Actel工具行銷總監Saloni Howard-Sarin表示：「鑒於FPGA設計的規模和複雜性不斷增長，用戶通常在達致時序收斂方面面對艱巨的挑戰。使用Actel的Libero v5.2 IDE和Magma的PALACE v1.1實體合成軟體，設計人員往往能快速簡便地實現時序收斂，而無需使巧和反覆作業，因而能減少設計成本和縮短設計週期。」
Howard-Sarin進一步表示：「延續我們為客戶提供業界最佳設計工具的承諾，Actel很高興能在Libero 環境內提供全新的ChainBuilder工具，協助設計人員針對原本非常麻煩和容易出錯的人手檢定程式，實施自動化的簡化操作。而且，透過Linux RedHat 7.1平臺的Actel Designer軟體，我們預期全球將有更多設計團體轉用Actel卓越的ProASIC Plus FPGA元件。」
Actel Libero IDE的升級特性
時序分析引擎和時序驅動佈局佈線之間更緊密的整合，能針對用戶的約束條件提供更高優先權，並且增強設計人員對佈局佈線的控制，有利於聚集各項時序要求。此外，Actel佈線演算法的最新改進也有助於提升ProASIC Plus元件的性能。而Magma的PALACE實體合成軟體已進行升級，可額外提升ProASIC Plus元件的性能達平均10%。與Actel的Libero IDE相結合，應用容易的PALACE工具可接受經翻譯的網表，並可根據約束條件、設計細節和互連模型作出最佳的佈局決策。
Magma Design Automation行銷總監Behrooz Zahiri說：「Actel的ProASIC Plus FPGA是尖端可編程邏輯設計的代表，包括在功能和性能兩方面。我們非常欣喜能為雙方的共同客戶提供實體合成工具，以達致其複雜FPGA設計所需的性能和質量要求。至今，Magma和Actel已成功促使設計人員在Actel的ProASIC Plus FPGA中使用PALACE時，獲得累計25至30%的性能提升。」
過去，開發人員必須在編程串鏈內以人手檢驗元件及其指令。現今，Libero和Designer工具套件包含Actel的ChainBuilder軟體，允許用戶從圖形用戶介面創建鏈結STAPL檔案。之後，經由Actel的FlashPro等編程器便可利用此檔案對串鏈在一起的FPGA、定制積體電路(IC)、微控制器及/或微處理器進行編程或測試。此外，ChainBuilder能將特定的Actel FPGA從其他FPGA (無論是Actel或非Actel元件) 隔離出來，並透過附著在JTAG串鏈上的通用接頭進行獨立編程。
在開放資源日益增多的環境中，許多公司都採用Liniux作業系統。為了擴展其工具套件的平臺支援，Actel現支援Linux Red Hat 7.1平臺上的Designer軟體。Actel並計畫在未來一年陸續為其他Linux平臺提供支援。
為了提升其易用性和減少開發時間，特別是對於那些不太熟悉Libero軟體的設計人員而言，Actel現已增添全新的專案管理圖形互動流程視窗 (Project Manager Graphical Interactive Flow Window)，使得開發流程更加直觀，並在整個設計過程中提供逐步的操作指引。
關於Libero整合型設計環境
Actel的Libero v5.2 IDE整合型了來自EDA夥伴最卓越先進的設計工具，包括Mentor Graphics 