IoT 下一站哩程:萃取大數據=>培育人工智慧 Cadence:EDA將融合機器學習,朝向快捷、智慧、全流程演進
前言：
Cadence:EDA將融合機器學習,朝向快捷、智慧、全流程演進
物聯網 (IoT) 總是說得多、做得少？遍覽電子產業動態的益華電腦 (Cadence) 似乎看到了不一樣的風景。Cadence 全球副總裁暨亞太區總裁石豐瑜認為，集成 GPRS、QR Code 等多項電子、資訊科技的共享單車，其實已開 IoT 應用先河；「鰭式場效電晶體」(FinFET) 架構的豁然開朗，亦有助改善 IoT 裝置效能並減少功耗 (相關介紹可參見本刊去年報導：《先進製程帶動＋客製晶片風潮，EDA 市場變大了》一文)。與此同時，半導體製程微縮，讓晶片實體化工作更須謹慎以對。
照片人物：Cadence 全球副總裁暨亞太區總裁石豐瑜
石豐瑜表示，28 nm 之前只要留意間距空隙，基本上即大勢底定；但進入 28 nm 以下，金屬線的粗細、長短皆可能為製程憑添變數，電子設計自動化 (EDA) 須朝向快捷、智慧、全流程演進。因此，平行運算提升處理速度、精煉經驗增強預知能力以及統一引擎貫穿設計流程，已是必然走向；而客戶數雖然因集中化而看似減少，但營收及獲利狀況卻更見蓬勃。他透露，台灣廠商雖勤於模擬工作，卻相對忽略「驗證」環節，棋差一著的後果，換來的是時間、金錢上的滿盤皆輸。
「騰雲駕霧」，從大數據中汲取智慧精髓
在日前例行的《2017 CDNLive 使用者大會》上，負責研發業務的全球副總裁 Chin-Chi Teng 亦贊同 28 nm 是重要分界——在此之前，晶片繞線的規則相對單純；但越往先進製程發展，形態越多變且容易重疊。到了 10 nm 以下，若金屬線徑未隨著電晶體變小，晶片尺寸仍無法有效縮減；欲降低 CPU 功耗，也無法再透過新的光刻 (lithography) 材料和架構達成目的，須借助設計與系統級技術共同優化。再者，以常數作為額定值降低系數 (derating factor) 推估「晶片變異」(OCV) 的建模方式不再適用。
在日前例行的《2017 CDNLive 使用者大會》上，負責研發業務的全球副總裁 Chin-Chi Teng 亦贊同 28 nm 是重要分界——在此之前，晶片繞線的規則相對單純；但越往先進製程發展，形態越多變且容易重疊。到了 10 nm 以下，若金屬線徑未隨著電晶體變小，晶片尺寸仍無法有效縮減；欲降低 CPU 功耗，也無法再透過新的光刻 (lithography) 材料和架構達成目的，須借助設計與系統級技術共同優化。再者，以常數作為額定值降低系數 (derating factor) 推估「晶片變異」(OCV) 的建模方式不再適用。
照片人物：Cadence 全球副總裁 Chin-Chi Teng
當變異來源擴大，勢必得輔以統計與機率概念，才能直搗黃龍、加速實作工程。此外，「異質晶片堆疊」的互連 (interconnect) 功耗、各層執行速度、立體封裝乃至時脈架構，皆與高效能混合訊號設計密不可分。為弄清層層疊疊、錯綜複雜的脈絡關係，結合「機器學習」(Machine Learning) 的 EDA 工具可從龐大的訓練組合中萃取設計資料精華，減少試誤徒勞及來回修正。「智慧雲端」，無疑是 Cadence 今年最大亮點——將人工智慧 (AI) 概念導入設計工具可加速核心引擎，盡速以數學推演收斂適用的 IP 集合，並經由模擬檢驗是否符合預期？
Cadence 系統與驗證事業群副總裁 Michał Siwiński 指出，AI 的加入，還有助於將引擎中的 ASIC 模擬結果與 FPGA 編程環境無縫接軌，既可解決 FPGA 承載有限的問題，又能讓軟體工程師同步編譯，不須挨到晶片就緒才開始動作；進行情境模擬時，也不須逐一打開描述文檔、餵入資料才能展示影像成果，可聰明地自動成像 (Render)，更具「即視感」、方便即時修正設計。另一位全球副總裁 Raja Tabet 強調 Cadence 強項在於：不只提供設計工具產品，還有顧問服務和整個生態系能量。
照片人物：Cadence 全球副總裁 Raja Tabet (左) 及系統與驗證事業群副總裁 Michał Siwiński (右)
Tabet 以汽車應用為例說明，車用 SoC 系統及驗證挑戰主要來自於功能安全性、硬體／軟體的同步發展、使用案例驗證、功耗／效能的驗證及分析、資安驗證與類比混合訊號驗證；而 Cadence 除了 TIP、DIP 和 EDA 核心業務外，其符合 ASIL- B 安全標準、可與 ARM CPU 協作的車用安全 IP，可用於視覺運算與卷積神經網路 (CNN) 次系統，因應雷達／光達的「點雲」(point cloud) 數位訊號處理 (DSP) 之叢集 (Cluster) 所需，將採集到的大量 3D 座標資料 (包括 R / G / B 色彩或物體反射強度)，在最短時間內辨識交通號誌、指標等影像資訊。
AI 不能閉門造車，HPC 加速創新步調
值得留意的是，ISO 26262 認證不僅限於電子元件本身，還溯及設計工具與製程細節，而 Cadence 挾著 Tensilica IP 在可靠度與安全性的加乘優勢，相關車用解決方案已通過第三方 TÜV SÜD 認證與 TSMC 16FFC 製程認證 (7 nm 正在進行中)，可為有意進軍汽車產業的業者鋪設捷徑。順帶一提，Cadence 所提供的開發板，允許開發者自行配置、可作為通用平台，供不同專案、不同產業使用。使用者可藉此得到 Cadence 多年專業功力灌頂、減少無謂的盲目摸索與假設。對 Cadence 來說，也是深入理解應用領域知識 (Domain know-how) 的絕佳契機。
值得留意的是，ISO 26262 認證不僅限於電子元件本身，還溯及設計工具與製程細節，而 Cadence 挾著 Tensilica IP 在可靠度與安全性的加乘優勢，相關車用解決方案已通過第三方 TÜV SÜD 認證與 TSMC 16FFC 製程認證 (7 nm 正在進行中)，可為有意進軍汽車產業的業者鋪設捷徑。順帶一提，Cadence 所提供的開發板，允許開發者自行配置、可作為通用平台，供不同專案、不同產業使用。使用者可藉此得到 Cadence 多年專業功力灌頂、減少無謂的盲目摸索與假設。對 Cadence 來說，也是深入理解應用領域知識 (Domain know-how) 的絕佳契機。
作為活動主講嘉賓之一的日月光集團研發中心微型化產品副總經理張欣晴，則從封裝角度解析：系統單晶片 (SoC) 和系統級封裝 (SiP) 齊頭並進，是延長摩爾定律有效年限的唯一解方；其中，SiP 工具應涵蓋：打線接合或覆晶的互連、元件／晶圓級封裝、嵌入式技術、堆疊、組裝與遮蔽／天線。他並對 IC 設計業者與系統商提出下列建議：可將系統切分為小區塊封裝 (含異質元件)，並以前端技術的多樣化 SiP 工具套件實現目標尺寸、效能和成本；必要時，不妨與系統商或其他 IC 設計業者共同設計。
照片人物：日月光集團研發中心微型化產品副總經理張欣晴
系統商又是怎麼看待 AI 這個新興詞彙？同場出席、隸屬鴻海集團旗下的鴻佰科技副總經理許壽國解讀，AI 亦可視為「加速創新」(Accelerating Innovation) 的縮寫，而高效能運算 (HPC) 是其主要驅動力，也是一種基於「服務」的商業模式。「在變化迅速的今天，產出不應用連續工作時數來體現，很多繁雜工作交給機器執行即可；如此，複雜的基因定序及病理分析可從 10.55 小時縮短至 8 分鐘，而原本需時 6 小時的蒙地卡羅模擬也可減至 8 分鐘完成，將騰出來的時間用來思考、找出創新方向。千萬不要把人工智慧變成工人智慧！」許壽國諄諄叮嚀。
照片人物：鴻佰科技副總經理許壽國
