「IC 60」，成了 2018 年半導體業界最響亮的流行語。今年是 IC 問世一甲子的輝煌銘刻，也是益華電腦 (Cadence) 走過三十週年的榮耀紀念；立足這個別具意義的特殊時間點，IC 產業高峰都預見了什麼樣的遠景？日前在 Cadence CDNLive 年會上，難得齊聚業界重量級人士帶領大家一窺堂奧。Cadence 台灣區總經理宋栢安首先預言，5G 將是繼機器學習 (Machine Learning)、大數據、人工智慧 (AI) 之後的下一個新星，而台灣在基地台、行動邊緣 (Mobile Edge) 和電源設計擁有很大的機會；但伴隨而來的，是更複雜的天線設計及後端工程。
Open Access 加快工程效率，雲端 EDA 活用資源
扇出型晶圓級封裝 (FOWLP) 與立體封裝亦成為「超越摩爾定律」(More than Moore) 的新議題；如何將異質的元素、節點、製程在矽晶圓做最大程度的整合，並解決特性曲線、散熱、功耗問題是關鍵。有鑑於此，Cadence 不斷因應市場需求推出多款便利工具供開發者使用，且數位／類比／混合電路的資料可透過 Open Access 資料庫匯整分析。在混合訊號當道的今天，晶片設計或系統開發很難再像過去類比、數位「一刀切」、各行其是，此類開放平台可加快工程團隊的溝通效率和時程，盡早發現瑕疵、釐清變異來源，避免事後費力揪錯及層層究責。
扇出型晶圓級封裝 (FOWLP) 與立體封裝亦成為「超越摩爾定律」(More than Moore) 的新議題；如何將異質的元素、節點、製程在矽晶圓做最大程度的整合，並解決特性曲線、散熱、功耗問題是關鍵。有鑑於此，Cadence 不斷因應市場需求推出多款便利工具供開發者使用，且數位／類比／混合電路的資料可透過 Open Access 資料庫匯整分析。在混合訊號當道的今天，晶片設計或系統開發很難再像過去類比、數位「一刀切」、各行其是，此類開放平台可加快工程團隊的溝通效率和時程，盡早發現瑕疵、釐清變異來源，避免事後費力揪錯及層層究責。
照片人物：Cadence 台灣區總經理宋栢安
「這不只是技術的突破，更是生態系力量的展現；如何將過去的佈局 (layout) 經驗累積到未來的設計，是我們努力的方向」，宋栢安說。與此同時，Cadence 也與亞馬遜 AWS、微軟 Azure、Google 等雲端服務商合作，為電子設計自動化 (EDA) 工具提供兩種雲端化途徑：1.提供用戶 Cloud-Ready 相容軟體，由用戶自行管理、憑 Cloud Passport 取得伺服器訪問權；2.由 Cadence 託管設計專案並提供用戶相關技術支援，方便快速「隨需」取用，日後不排除推出完整套裝服務。宋栢安說明，對接雲端服務可為用戶帶來兩大效益。
一是需要「非常態」大量授權的用戶可節省授權費用，二是不需要大容量仿真器 (emulator) 的用戶可利用雲端資料靈活作業，既不會浪費或欠缺資源、又能享有 Cadence「Palladium」驗證模擬平台的好處。今年 CDNLive 會場還有一個「萌萌噠」亮點——Pepper 機器人現身串場，它正是拜 Cadence 工具所賜而誕生！隨即，Pepper 就熱情招呼 Cadence Custom IC & PCB 事業群資深副總裁 Tom Beckley 上台。在幽默寒暄互動後，Beckley 扼要回顧幾次工業革命的內容，並點出當前工業 4.0 對半導體產業的意涵——等同於「系統複雜度」。
照片人物：軟銀 Pepper 機器人
工業 4.0 使然，IC 驗證須「預見」PCB 寄生效應
工業 4.0 已對半導體業產生質變——迫使 IC 公司投入電子、機械、感測器、射頻 (RF)、軟體與雲端的融合工作，儼然是另類系統供應商，與傳統系統廠的分界日漸模糊；而在眾多智能創新中，因熱能及電磁 (EM) 影響日增，印刷電路板 (PCB) 的優先順位也越來越高。眾所周知，汽車電子的終極目標是 0ppm 缺陷率；細究失效原因，有 80～95% 是由類比或混合訊號導致，而多數功率器件的出包是肇因於熱應力造成的焊錫和打線疲勞 (Fatigue)。再者，若電路板溫度和製程發生變異，也會加速電晶體老化、減少元件可用壽命，PCB 設計的重要性可見一斑。
工業 4.0 已對半導體業產生質變——迫使 IC 公司投入電子、機械、感測器、射頻 (RF)、軟體與雲端的融合工作，儼然是另類系統供應商，與傳統系統廠的分界日漸模糊；而在眾多智能創新中，因熱能及電磁 (EM) 影響日增，印刷電路板 (PCB) 的優先順位也越來越高。眾所周知，汽車電子的終極目標是 0ppm 缺陷率；細究失效原因，有 80～95% 是由類比或混合訊號導致，而多數功率器件的出包是肇因於熱應力造成的焊錫和打線疲勞 (Fatigue)。再者，若電路板溫度和製程發生變異，也會加速電晶體老化、減少元件可用壽命，PCB 設計的重要性可見一斑。
5G 系統更是如此！新的 NR 波形調變、與 4G 共模、大頻寬 RF 收發……，以及是否必須／允許增加散熱片 (heatsinks) 或孔洞 (drilling)？在在都是挑戰。Cadence「Virtuoso」系統設計平台，即可讓 IC 設計人員預先將系統級佈局的寄生效應納入 IC 驗證流程。Beckley 介紹，「Virtuoso」在結合封裝／電路板佈局連通性資料與 IC 佈局寄生電模型後，可自動產生「系統感知」的草圖並直接用於建立最終電路層級模擬所需的測試台，不必再耗費數天時間手動檢查及修正。
照片人物：Cadence Custom IC & PCB 事業群資深副總裁 Tom Beckley
特別一提的是，Cadence 在 EDA 全流程的開發實力已獲各界肯定，日前更宣佈入選美國國防高等研究計畫署 (DARPA) 的「電子資產智慧設計」(IDEA) 計畫——此為 DARPA《電子復興計畫》(ERI) 的六個新計畫之一。ERI 旨在使用先進的機器學習技術為系統單晶片 (SoC)、系統級封裝 (SiP) 和 PCB 開發完全集成的智能設計流程的統一平台。為履行為期四年的計畫章程，Cadence 創立機器學習驅動的《智能協作電子系統自動生成》(MAGESTIC) 研發計畫，將透過在設計過程引入更大的自主權並開發真正由「設計意圖驅動」的產品。
誰說不會電子編程，就無法設計電子產品？
卡內基梅隆大學和輝達 (NVIDIA) 皆是該計畫的合作夥伴，預期將加速 Cadence 實現包括類比、數位、驗證、封裝和 PCB EDA 技術的一條龍式智能設計流程。Beckley 笑說，所謂智能設計的終極目標就是：「即使不具電子工程專業，也能設計晶片和電子產品！沒有做不到，只有想不到！」Cadence 全球副總裁石豐瑜進一步指出，現今新世代的創意設計師，可能習慣用 JAVA 虛擬編程、未必熟悉 Verilog 等硬體描述語言；這種「電子資訊化」的全自動設計平台，不用先編譯成近似組合語言的暫存器傳遞 (RTL) 就能轉化成機器碼，將能加速創意的實現。
卡內基梅隆大學和輝達 (NVIDIA) 皆是該計畫的合作夥伴，預期將加速 Cadence 實現包括類比、數位、驗證、封裝和 PCB EDA 技術的一條龍式智能設計流程。Beckley 笑說，所謂智能設計的終極目標就是：「即使不具電子工程專業，也能設計晶片和電子產品！沒有做不到，只有想不到！」Cadence 全球副總裁石豐瑜進一步指出，現今新世代的創意設計師，可能習慣用 JAVA 虛擬編程、未必熟悉 Verilog 等硬體描述語言；這種「電子資訊化」的全自動設計平台，不用先編譯成近似組合語言的暫存器傳遞 (RTL) 就能轉化成機器碼，將能加速創意的實現。
照片人物：Cadence 全球副總裁石豐瑜
學界教授對於指導資訊工程 (IT) vs. 電子工程 (EE) 學生的不同亦有所感：「電子資訊化」之 EDA 工具，的確有助於不擅長硬體或 RTL 設計的 IT 專才評估測試方案，可為測試條件設限以達驗證收斂，並預防因經驗不足而漏失要項。對 EE 專才而言，一旦數據量的排列組合非常多，亦可借用模型驗證省下編寫測試案例的時間。此外，與雲端業者的合作亦可圈可點，因為用戶不必一開始就耗費巨資投注在基礎設施，更有利於新創公司發展。石豐瑜認為，服務雲端化趨勢明顯，且用戶若在雲端進行資料訓練，也能讓 Cadence 更了解用戶需求以便迅速回應。不過，中國大陸目前仍傾向授權模式，故尚未提供雲端服務。
然而，令人好奇的是：新型態的 Cloud-based 商業模式會否對營收造成衝擊？石豐瑜的回答是：由於合約初立，現階段僅能確定技術層面已就緒，短期影響微乎其微，或需兩、三年後才有較清楚的輪廓，但長期而言應有助於擴大客群基礎。他表示，AI 並非新產物、可實現機器學習的方案也很多；時至今日，難度不在於晶片設計，而是應用商機，故更重視領域、應用及整個系統觀，從對的管道收集資料、做好分析，然後從中獲利。做出通用晶片再漫無目標地銷售已成過去式，開發者必須了解應用場景並據以發展專用晶片 (ASIC) 是較實際的作法。
力抗 WLP 引發的邊緣化威脅！封裝廠另尋出路
聯電 (UMC) 企業行銷資深副總裁劉士維亦分享對於 IoT 與 AI 的觀察，表示國際間其實並不流行「AIoT」一詞，但 AI 確為 IoT 雲端、邊緣設備和裝置注入活水，今年重點尤在門檻較低的後兩者身上，因為可藉由軟體和演算法創造更多產業需求，並帶動微控制器 (MCU)、通訊晶片和 RF CMOS 等半導體元件持續增長。為此，聯電在策略上亦做了調整，最高指導原則是：提供 IP 的完整性及設計環境的支援，並以「成本效益」作為製程節點考量，而非一味追求最前沿的先進製程。另一個問題是：晶圓廠涉入封裝業務，是否如外傳會與封裝廠形成競爭關係？
聯電 (UMC) 企業行銷資深副總裁劉士維亦分享對於 IoT 與 AI 的觀察，表示國際間其實並不流行「AIoT」一詞，但 AI 確為 IoT 雲端、邊緣設備和裝置注入活水，今年重點尤在門檻較低的後兩者身上，因為可藉由軟體和演算法創造更多產業需求，並帶動微控制器 (MCU)、通訊晶片和 RF CMOS 等半導體元件持續增長。為此，聯電在策略上亦做了調整，最高指導原則是：提供 IP 的完整性及設計環境的支援，並以「成本效益」作為製程節點考量，而非一味追求最前沿的先進製程。另一個問題是：晶圓廠涉入封裝業務，是否如外傳會與封裝廠形成競爭關係？
照片人物：聯電 (UMC) 企業行銷資深副總裁劉士維
Cadence 對此不以為然，因為兩者業務目的不同；晶圓廠的初衷是為增加銷售而協助解決封裝問題，並無意全面通吃封裝業務。其實，這個問題晶圓廠與封裝廠已給了答案——今年初台積電即宣稱，由於晶圓級封測成本高，封測業務有趨向兩極化發展現象，意味著：高階、低階封測將分流並存，而中間層恐消失 (參見《車用晶片仰賴「系統觀」，引動半導體製程變革》一文 http://compotechasia.com/a/shi__shang_/2018/0309/38294.html)。全球最大封裝廠日月光對此亦有警覺，積極另闢蹊徑，於 2009 年率先提出 2.5D 封裝概念。
日月光研發副總裁洪志斌博士闡述，隨著封裝方案的推陳出新，將重塑晶片、封裝和系統廠之間的合作模式。以往 IC 設計完成後交介紹，系統級封裝 (SiP) 持續往尺寸極小化或 I/O 集成極大化方向前進。有別於 3D 是將所有晶片垂直以矽穿孔 (TSV) 連接，2.5D 是由日月光自有「FOCoS」(Fan-Out Chip-on-Substrate) 扇出型封裝製程演變而來，將多個晶片集成在類似基板 (Substrate) 功能的矽中介載板 (SI Interposer) 上——包括將原本放置於主機板上的高頻寬記憶體 (HBM) 整合進來，2012 年已經 FPGA 廠商證實為可行方案。
照片人物：日月光研發副總裁洪志斌博士
洪志斌闡述，當晶片上的 I/O 數目持續往上飆、單一封裝又擠進很多晶片時，這種借助重佈線 (RDL) 的多晶片封裝 (MCP) 可較傳統的打線 (WB) 或覆晶 (FC) 球柵陣列封裝 (BGA) FC BGA 多容納逾 20 倍的凸塊 (Bumps)、集成超過 20 萬個 I/O，晶片間的線徑小於 30 倍。不過他提醒，2.5D 雖好用，但互連距離越短越好，重點是要有新一代設計工具和開發環境相助；因此，與 Cadence 合作發展「SiP-id」EDA 工具，以因應混合式／模組化 SiP 以及高 I/O 密度的 FOCoS 與 2.5D 封裝所需，節省前置作業時間，轉而專注於電路佈局。
