製程不斷往前演進，少不了設計工具的幫襯！早期，執行「APR」(Automatic Placement & Routing) 工程——自動擺放位置及繞線，還勉可以手動操作、試誤因應 (雖然辛苦且非易事)；但邁入先進製程，設計複雜性及變數呈幾何級數增加，求助電子設計自動化 (EDA) 工具就勢不可免了。各家供應商也積極精益求精。其中，益華電腦 (Cadence) 是業界目前唯一能完整涵蓋 IC 設計、封裝到系統級分析的全流程解決方案的供應商。在電子業形勢多變的今天，力推「設計卓越」(Design Excellence)、具有綜觀能力的 Cadence，又有怎樣的獨特視角？
Cadence 執行長陳立武 (Lip-Bu Tan) 在日前 CadenceLIVE Taiwan 2021 年度大會發表演說：「以數據為中心的時代，正在推動半導體產業復興」。他認為，這是多股驅動力交錯所致：一是 5G 力量將長期影響產業發展，二是智能車、工業物聯網 (IIoT) 蓬勃發展，三是人工智慧／機器學習 (AI/ML) 正在影響一切，但最令人興奮的是超大型運算的方興未艾。這些產業趨勢的共同關聯性是「數據」，從產生、處理、傳輸、儲存、分析，在在都推動對高性能運算、高頻寬通訊與高密度儲存的需求，逃脫原先半導體產業可能面臨成長趨緩、步向夕陽的危機。
照片人物：Cadence 執行長陳立武 (Lip-Bu Tan)
數據革命＆半導體復興的中心：大規模運算
陳立武指出，現存九成資料皆是在過去兩年內密集產生；其中 80% 是屬於非結構化的圖形或影片，最重要的是，只有 2% 的資料被分析出來供決策之用，其間仍蘊藏龐大商機。耐人尋味的是，即使未來有更多資料從基礎上成功被分析，又將被正在生成的新資料所超越，結果是：資料分析的百分比在之後五年內，將從當下的 2% 下降到 0.5%，意謂相關商機將生生不息，而超大規模運算即處於數據革命和半導體復興的中心，帶動大量資本支出，單是去年就超過 1,200 億美元；現有 600 多個大規模資料中心，有超過 100 個是在 2020 年啟用。
陳立武說明，典型 AI 訓練是在雲端完成，爾後收集邊緣設備的數據進行推論，邊緣運算視為雲端的延伸；但受惠於訓練模型優化、減少功耗和運算需求，不只將推論移至邊緣，有些數據分析也在邊緣做。若將所有資料都送到雲端處理會有隱私顧慮，且頻寬消耗大、延遲明顯，不切實際，所以許多 AI 正走向邊緣運算。至於數據處理的層級則取決於在雲連續體中的位置，例如，可在中間加設高性能、低功耗引擎的邊緣端伺服器作為 AI 加速器，讓邊緣採集而來的即時數據就地訓練，並可借助稀疏性處理、降低準確度或壓縮以減少佔用空間。
「邊緣也肩負更深入的分析以實現即時決策，這對自駕車、安控尤其重要，預期很快將有兩成資料會移至邊緣處理，到了 2030 年將有八成都將在邊緣處理」，陳立武說。Cadence 觀察到：參與數據循環所有階段並推動創新需要已成時下潮流——面向運算技術、記憶體、儲存和網路，且越來越多開始轉向軟體定義儲存、網路，甚至反向定義硬體。此外，超大規模運算也在推動設計極限與最先進的製程節點技術，且客製化晶片重點皆在於提供差異化及最佳用戶體驗，故須依工作負載部署特定領域的運算。
電子設計週期典範左移，「小晶片」訊號完整性挑戰大
再者，HBM2E、PCIe Gen6、CXL2.0 等最新 IP 協定也備受關注，同時需要輔以先進封裝及系統級模擬——為滿足用戶需求，不僅是晶片、還得在運算、網路和其他硬體進行系統級優化 (包括軟體)。陳立武提到，先進製程節點、異質封裝的長足進步，得以打破摩爾定律魔咒，也讓舊有設計週期典範轉移向左挪動，喻示：模擬的重要性勝過實體原型，EDA 範疇亦跟隨半導體研發比重增加，而 Cadence 智慧系統設計策略的定位精準將從中獲益——利用運算軟體專業知識以及 AI 和演算法優勢，將 EDA 和 IP 擴展到更廣闊的領域。
陳立武宣示，有鑑於摩爾定律正在放緩、電晶體成本上升、光罩模組價格昂貴和低良率，Cadence 試圖擺脫單一模式轉進模組化。Cadence 一直專注並大量投資創新，有 40% 營收用於研發以優化功耗、效能、面積 (PPA) 並快速完成生產交付，今年迄今已發佈六款新品，包括數位化全流程設計、驗證套裝、類比與混合訊號設計 (SPectre 模擬平台，其中，SPectre FX 旨在補齊記憶體仿真，特殊結構另有專用 FastSPICE)。旗下 Tensilica IP 在 PCIe、DDR、高速 SerDes 亦表現不俗，便於用戶客製化。其次，系統單晶片 (SoC) 優化的製程節點可依據功能選擇。
最後，陳立武肯定「小晶片」(Chiplet) 前景，但直言訊號完整性會是個挑戰——封裝在不同代工廠或節點中的每個晶粒都會附加變化，包括：系統級考量、規劃、熱學、機械學、多重採購等，所以完整解方很重要。先進封裝平台及印刷電路板 (PCB) 的設計須加以整合，以支援晶片設計、實現和系統分析。著眼於電磁學、熱電到運算流體動力學 (CFD) 的「多重物理平台」。Cadence 透過連番收購以完善端到端的模擬流程，一氣呵成前製處理、網格劃分 (mesh)、解算器、優化和後處理，在嵌入式安全系統和安全軟體空間已見成果。
智慧系統設計，電磁學、熱電、運算流體動力學不可少
現任總裁 Anirudh Devgan 透露，Cadence 與客戶合作已邁進 3nm、5nm，內部研發更深入 2nm 境地。他詳述，CFD 是系統仿真的一個巨大領域，有兩種方式：一是有限元素，可透過 Cadence 基於仿真固體的 Clarity 有限元電磁求解器實現，今年新發佈的 Clarity 3D Solver Cloud 雲端版本，不僅添加 3D 求解器供作 S 參數分析，還能借助雲端多達數千個的處理器核心模擬及安全接取，自由在雲端和地端之間來去，突破運算可用性障礙，特別適合用來模擬多個應用場景。二是考慮應用場景流體項目，「有效網格劃分」將關係到能解決多少變量。
照片人物：Cadence 總裁 Anirudh Devgan
「預測 COVID-19 可傳播多遠即是採用第二種方法，應用潛力十足」，Devgan 說。為抓住機遇，Cadence 分別收購 NUMECA 與 Pointwise 以發展通用求解器並強化網格劃分能力。Cadence 另有「Celsius 瞬態求解器」，是業內唯一的熱求解器；結合 CFD 技術能提供最準確的熱仿真，精度是關鍵。汽車電子是智慧系統設計的經典範例，分為三個領域：晶片、系統／軟體堆疊、數據／受歡迎的智慧功能。以 EDA 和 IP 為基石，其上是系統創新，尤重 3D-IC 及應用於仿真的運算軟體——系統模擬、嵌入式軟體、軟體啟動，最頂層是 AI 及相關的整個資料分析。
晶片、系統、智能，「多物理場系統分析」環環相扣
Cadence 客製IC 及PCB 事業部多物理場 (Multiphysics) 系統分析產品線副總裁Ben Gu 接棒闡述，新型汽車每輛約有 1,400個晶片用於控制動力、照明系統及安全駕駛等，是決定汽車性能優劣的基礎。為無縫整合 IC/SoC、系統、智能，Cadence 發動自主創新及策略併購，相繼收購多家射頻／毫米波 (RF／mmWave)、2.5D 封裝、PCB AR及 CFD 公司後，今年隨即推出「SignityX」。他接著介紹，Clarity 3D 求解器是 Cadence 首款真正意義的系統分析工具，靈活運算架構使執行效能和時間可互相抵換——每小時用千個 CPU 模擬或用一個 CPU 運行千個小時。
照片人物：Cadence 客製IC 及PCB 事業部多物理場 (Multiphysics) 系統分析產品線副總裁Ben Gu
Clarity 的標誌性意義在於：模擬成功與否不再受限於資源取得，工程師更便於做資源分配，且考慮到用戶端的資料中心可能沒有上千個 CPU支援，故另推雲端原生版本。不同於業界將資料上傳雲端服務商平台、運算再下載到終端的作法，Cadence 可透過桌面軟體和雲端運算資源緊密結合、無縫連接，讓使用者完全感覺不到其間差異 (Zero Disruption to Simulation Flow)，完全安全、保密，CPU 按需提供且可即時控制模擬狀況。更重要的是，這些雲端運算資源無需額外付費 (已內含在 Clarity 3D Solver Cloud 軟體授權費中)。
求解已非電子工程瓶頸，源頭「網格劃分」才難！
Clarity 經過兩年市場歷練，Cadence 發現：求解已不再是工程瓶頸，網格劃分 (架構和設計) 才是難關。「一旦無法順利 mesh 出結果，再強的求解也無能為力」，Ben Gu 說。他解釋，傳統 mesh 方法會讓整個設計變大，需要更多記憶體、拉長執行時間、品質和可靠性亦變差，甚至無法處理；切割成多個小塊後 (個數可由求解器控制) 再移交給每個運算節點單獨處理、並行分工，光是初始網格 (Initial Mesh) 效能就可提升 30 倍，對於高頻寬記憶體 (HBM) 的矽中介層 (interposer) 受益最明顯。這也是 Cadence 再推 X-Mesh 的動機。
與 Clarity 同年 (2019) 問市的還有電熱混仿工具 Celsius Thermal Solve，可洞悉 PCB、封裝、晶片等細部資料——穩態、瞬態、電熱混仿，同樣可與 Cadence 其他產品緊密連結，將結果回饋至任一設計平台，包括 Finite Element Structural Analysis (FEA) or CFD。Ben Gu 重申：雖然 EDA 每年仍有 9～12% 的穩健成長，但自從 2019 年制訂「智能系統設計策略」後，就將「系統創新」作為下個重點發展領域，從 EDA「自我轉型」成 SDA (System Design Automation)，期將整個市場容量從百億美元擴增至三倍！
利用「晶片堆疊」克服 PPA 和成本障礙
Cadence 資深副總裁暨數位與簽核事業群總經理滕晉慶分享，摩爾定律放緩、先進製程的複雜性不斷上升，用戶已開始探索利用晶片堆疊技術克服 PPA 和成本障礙，關鍵核心項目之一是 3D-IC，設計複雜性相當高，將 IC 設計挑戰推展到新的維度、進入系統設計範疇，除了系統規劃和實現還有系統級分析，包括：熱應力、電源完整性之間的多晶片時序和物理驗證。Cadence 全新「Integrity 3D-IC」平台可暢通高容量 3D-IC 規劃、實現、分析、簽核之路，是業界首個集成 SoC 級的解決方案，實現協同設計。
照片人物：Cadence 資深副總裁暨數位與簽核事業群總經理滕晉慶
更吸睛的是新問市、擁有大規模雲端分散式運算能力的「CEREBRUS 智慧晶片探索者」，可在分佈式運算架構上自動運行逾八種不同的流程優化方案、迅速運算並收斂，同時優化設計流程中的多個步驟，克服 7nm 以下製程挑戰，協助開發、優化現有 RTL 到 GDS 的數位設計流程及佈局規劃：容易配置，為任何用戶定義的代碼進行優化，進而為不同的電源網格配置定義設計流程優化方案，例如，不同線寬、層間距及過孔類型，實現「設計技術協同優化」(DTCO)，已獲瑞薩 (Renesas) 晶片設計和三星 (Samsung) 晶圓廠肯定。
嵌入式軟體堆疊複雜，啟用除錯加速 PPA 收斂
Cadence 資深副總裁兼系統驗證事業部總經理 Paul Cunningham 表示，SoC 嵌入式軟體堆疊越來越複雜——如：韌體、設備驅動程式、操作系統 (OS) 等，將軟體設計和驗證時程左移到晶片投片之前、甚至 RTL 之前，設計工具有必要互相支援、融會貫通，減少無謂的重覆工程。Cadence 日前新推 Helium Virtual and Hybrid Studio 平台便是為了填補此一需求缺口而生，包括：Palladium Z2 仿真、Protium X2 原型設計、Xcelium 模擬、JasperGold 形式驗證和 vManager 驗證管理平台，可加速複雜系統的虛擬和混合原型創建。
照片人物：Cadence 資深副總裁兼系統驗證事業部總經理 Paul Cunningham
Palladium Z1 及虛擬平台 Green Hills 的 Multi IDE 可支援啟用嵌入式軟體除錯，加速 PPA 收斂速度。為貫徹數位全流程理念，結合使用客製處理器的 Palladium Z1 硬體模擬平台 (調試、編譯、晶片設計驗證) 以及基於 FPGA 的 Protium X1 原型開發平台，可為軟體啟動提供最快的性能。被 Cadence 稱作「仿真技術領域之開創型技術」的第二代產品「Dynamic DUO」，讓 Palladium Z2 與 Protium X2 能用同一個前端一起工作因容量翻倍，性能可再提高 1.5 倍，已獲超微 (AMD) 與輝達 (NVIDIA) 採用。
軟體開發同步並行 RTL，虛擬原型vs.真實設計隨時「熱切換」
特別一提，Cadence Helium Virtual C++ 模型允許軟體開發與 RTL 設計並行運行，速度比 RTL 模型快上千百倍，使硬體／軟體整合和調試比使用 RTL 模型更加高效。隨著 RTL 的穩定 (先 IP、後在 SoC)，Helium Virtual 模型還可與 RTL 模型混合做混合仿真，使較慢的 RTL 能在 SoC 級別相互獨立測試，進一步提高軟硬體協同驗證的生產力。Helium可與 Cadence 所有的工具無縫整合混合仿真，例如：Xcellium 邏輯仿真、Palladium 硬體仿真加速平台和 Protium 原型驗證平台。Helium 亦提供一致性的嵌入式軟體調試體驗，無論底層模型是虛擬或 RTL。
混合仿真可跨越 Cadence 所有的工具引擎，仿真過程支援從虛擬原型「熱切換」到真實 RTL 設計，允許 RTL 模型僅在需要它們的仿真部分期間使用。事實上，Cadence 所有工具引擎都支援這種熱切換。進展到系統領域，就不能不提「Allegro 封裝暨 PCB 平台」。先進製程需要結合晶片、封裝和電路板，顧及封裝日益重要且 PCB 層數逐步增加而從頭設計的全新工具 Allegro X，因為處理器大升級加上 GPU 加速，可將資料處理量提升十倍且可視。與此同時，還融合所有不同用例，使用 Innovus 或 Virtuoso 時，IC 原理圖和佈局、分析都可整合成一體。
統整 Allegro X 有三大優勢：1.為 PCB、模組或封裝等不同層面工具提供統一的駕駛艙，將整個設計流程捕獲到同一環境中；2.基於 ML 的放置和佈線更加自動化，包括原本多為手動操作的 PCB 和封裝，生產力提升四倍；3.管理爆炸式成長的資料，內置資料平台 Allegro Pulse 可在雲端或地端處理系統、電子系統設計所需的所有資料，還可與企業 PLM (產品生命週期管理) 系統整合，掌控整個設計流程。半導體＆電子工程正開啟另一波的超級循環，設計思維又怎可不與時俱進？片面設立斷點、各自為政已行不通，「全流程」視野才是王道！
(參閱本刊《Cadence「iSpatial」數位流程牽線，IC PPA 激升》一文http://www.compotechasia.com/a/tactic/2020/0514/44719.html)
