邁向高附加價值之路：記憶體IC與邏輯IC整合技術
前言：
目前半導體的發展除了製程微縮技術之外，例如DRAM進入3xnm以及NAND Flash進入2xnm，還有SoC、SiP、以及3D IC (TSV)立體封裝等重要技術，而這些技術的發展涉及半導體產業上下游的資源投入與
一、記憶體立體封裝技術發展趨勢
隨著電子系統產品往輕、薄、短、小、多、省、廉、快、美等發展趨勢下，促使半導體技術朝兩大方向發展，一是製程技術依照摩爾定律(Moore’s Law)不斷微縮(More Moore)，IC產品每隔1.5年左右製程微縮技術就會進入下一個世代，使得在相同面積下可容納的電晶體數目倍增；二是高度半導體元件整合(More Than Moore)，就是IC將整合不同功能、甚至是異質的元件(例如Logic、Analog、HV Power、Sensors、Biochips等)，達到系統層級的目標。
目前半導體的發展除了製程微縮技術之外，例如DRAM進入3xnm以及NAND Flash進入2xnm，還有SoC、SiP、以及3D IC (TSV)立體封裝等重要技術，而這些技術的發展涉及半導體產業上下游的資源投入與整合，將可能使半導體產業生態發生重大變革。
以Apple之iPhone 3GS手機為例，其CPU為Samsung生產提供，採用PoP(package on package)封裝方式將CPU與256MB Mobile DDR SDRAM整合。Apple之iPhone 4手機之CPU也為Samsung生產提供，採用PoP封裝方式將CPU與512MB Mobile DDR SDRAM整合。
除PoP封裝方式外，近年來使用矽穿孔(Through silicon vias；TSV)技術的矽/玻璃中介層(Silicon/Glass interposers)出現，使得3D IC的可能性大為增加。3D silicon/glass interposers結合了晶圓級的技術和3D佈線能力的優點。目前3D interposers進入了封裝載板的競爭領域，並讓已建置半導體中後段製程設備的廠商帶來新成長的商機。
圖1: 摩爾定律下的系統級封裝概念圖,資料來源:喬治亞科技大學網站(編輯部)
二、全球記憶體3D IC相關應用產品市場
3D TSV / Interposers主要可區分為8種應用類別，包含CMOS image sensors、MEMS and sensors、HB LED modules、Stacked memories、Power & Analog、Wireless SiP、Logic + Memory、Logic 3D SOC/SiP等。和記憶體相關的部分，如Stacked memories及Logic + memory等。Stacked memories主要又可分為Stacked DRAM及Stacked NAND Flash。
台灣為全球3D IC主要生產國之一，目前以生產影像感測器(CIS)為主。預估2015年3D IC全球應用市場規模可達40億美元。
2012年隨著4G通訊技術的應用，手機裡TSV技術應用於邏輯和記憶體的整合將會起飛，至2015年邏輯和記憶體整合(Logic+Memory)的應用佔3D IC總產值近50%，為3D IC最主要應用市場。在Stacked DRAM應用部分，預估至2015年佔3D IC總產值約5%左右。在Stacked NAND Flash應用部分，預估至2015年佔3D IC總產值約5%左右。
Memory與Logic整合的驅動力包含可提升效能、散熱效益、及易於整合和彈性。在提升效能部分，interposer可讓Memory與Logic之間的資料傳輸更快速，具有更高的頻寬，如wide I/O介面。在散熱效益部分，interposer可扮演散熱的功能，防止熱集中在Logic及Memory。在易於整合和彈性部分，可隨時依市場價格選購適合的Logic及Memory產品，interposer可讓Logic與Memory易於整合。目前Memory與Logic的interposer整合應用還在研發階段，已有許多廠商進行研究測試，例如手機的應用處理器、GPU、CPU等等。
三、智慧手持裝置用DRAM朝向Wide I/O介面與LP DDR3架構發展
隨著手機和平板電腦的螢幕不斷增大，WVGA (800x480)或更高階的螢幕快速成長。4吋或4吋以上的螢幕將成為主流。加上螢幕的解析度不斷倍增，對記憶體的頻寬需求明顯增加。在資料傳輸越來越快速的要求下，過去傳統Logic與Memory之間的連結與整合，需要不斷提升運作頻率，這會造成高耗能、局部熱點、訊號不穩定等問題。
在Wide I/O介面下，因採用TSV技術，使得Logic與Memory之間的連結距離很短，可有效提升2倍的頻率。有5倍到100倍高的資料傳輸通道。有較少的I/O buffers可降低功耗15%，以及較小的面積、降低成本、散熱等好處。
圖2: Sonics公司所提的完整Wide I/O系統解決方案(編輯部)
隨著智慧手持裝置，如手機功能變多與效能不斷提升，其應用處理器效能與Mobile DRAM的頻寛也不斷上升。Mobile DRAM從LP DDR發展至LP DDR2，再往LP DDR3 / Wide I/O等架構邁進。隨著影音及面板解析度的提升，也對記憶體頻寬需求不斷拉升，以2010年為例達2GB/s，2011年為4.2GB/s，2012年為8.5GB/s，2013年為12.8GB/s，2014年為15GB/s甚至更高。
到了2013年，LP DDR2的頻寬將可能無法滿足系統需求，因此LP DDR3及Wide I/O為下一波架構之可能解決方案。以Dual Channel LP DDR3(800MHz)為例，其耗能為70mW/GBps，而Wide I/O (200MHz)為例，其耗能為40mW/GBps。
除了Wide I/O之外，LP DDR3因為是LP DDR2的延續技術，成本較Wide I/O具優勢，也是可能的方案之一。JEDEC LP DDR3任務小組認為，LP DDR3規劃可在2013年量產，而Wide I/O規劃可在2014年量產。
四、記憶體產品堆疊與整合技術標準化正積極推動
各領域的半導體產業領導者和早期採用者彼此共同合作，一起致力於3D IC標準化的堆動，包括封測業者、晶圓代工業者以及記憶體製造商。2010年6月力成、聯電和Elpida宣布結成夥伴關係就是一個例子。
而標準化的發展可以讓Logic與Memory晶片更容易直接堆疊，但標準化的推動並不簡單，或許在IO標準化之前，可使用3D interposer來達成堆疊的目標。一般認為3D interposer可增加產業鏈之間的彈性，且具有將Logic與Memory間的散熱隔離的功能。3D interposer也可隔離2個晶片間的訊號干擾問題。但要注意3D interposer也會增加晶片成本和厚度。
採用interposer的目的，是為了取代目前在Logic和Memory整合晶片之PoP的型態，但interposer仍有很多問題尚待釐清與解決，例如Logic和Memory整合晶片的營運模式和產業鏈結構等，其中關連的廠商如封測廠商、晶圓代工廠商、Logic晶片供應商(IDM或Fabless)、Memory晶片供應商(IDM或Fabless)、Interposer供應商、OEM廠商等。
對台灣DRAM廠商而言，目前從標準型DRAM(如DDR3 SDRAM)積極邁向Mobile DRAM發展，產品架構從LP SDR、LP DDR往LP DDR2邁進。JEDEC正進行下一階段DRAM標準化工作，不管是DDR4、GDDR5、LP DDR3或Wide I/O等；延續PoP封裝方式或採用TSV / Interposer等，這些變化都值得台灣DRAM廠商密切關注，並適時佈局。
在記憶體產品持續往輕薄短小、低耗能、大容量、高頻寛等方向發展趨勢下，記憶體產品的堆疊與整合技術也越來越重要，換句話說，DRAM與Logic的關連性越來越高，對台灣以專業分工的IC產業體系而言，DRAM廠商扮演的角色是相當重要的。
