照片人物:Cadence資深副總裁暨數位與簽核事業群總經理滕晉慶博士
在過去幾年中，Cadence 通過使用EDA關鍵增強功能改造整個數位工具套件來應對設計挑戰作為整合引擎、大規模並行處理和早期簽核(Signoff)優化，徹底改變了數位元設計工程師解決問題的方式。
隨著高性能計算（HPC）、人工智慧（AI）汽車和 5G等新技術的出現，設計複雜性不斷增加。新的應用程式和技術的相互依賴正在產生對更多計算、更多功能和更快資料傳輸速度的需求。新架構突破了當前設計工具的限制，對功率、性能和面積 (PPA)目標的要求很多比以前更具挑戰性。精心設計規模不斷擴大，同時管理這些參數更具挑戰性。相互依存在那個尺度上意味著對任何參數的改變可能會對電力產生負面影響及我們對PPA設定目標。
Cadence資深副總裁暨數位與簽核事業群總經理滕晉慶(Chin-Chi Teng)博士指出，半導體產業正經歷基於 5G、自動駕駛、AR/VR、超大規模計算、工業物聯網 (IIoT)等技術的強勁增長,所有這些導致晶片設計專案的數量不斷增加。這些趨勢的背後都是人工智慧 (AI) 和機器學習的應用。
SoC 設計正在迅速遷移到新的製程節點，並且在規模和複雜性方面迅速增長。為確保新產品具有競爭力，設計團隊必須利用這些製程節點優勢來提供更高的性能和更低的功耗來提供更多功能。整個晶片設計過程必須更加自動化及提高工程團隊的生產力，新產品才可以如期上市。儘管幾十年來設計技術變得更加複雜，但基本的晶片設計流程仍然存在。當今最大的設計挑戰是產業缺乏熟練的設計和實施工程師。如果現有設計團隊超過負荷，將影響公司新產品推向市場時間。
滕晉慶博士表示，未來的晶片必須以更高的自動化程度更快地生產。
Cadence Cerebrus 智慧晶片設計工具 (CerebrusTM Intelligent Chip Explorer)，是一款以機器學習為技術基礎所開發的新型工具，可實現數位晶片設計自動化和規模化，讓客戶能夠更快速地達到客製化晶片設計的目標。採用可重複運行和可移植的強化學習模型進行效果，讓每次使用都能提高。提供比傳統的人工驅動設計更高效的本地和雲端計算資源管理能力。
滕晉慶博士指出:「過去，設計團隊無法使用自動化方式，重複運行前次的設計程式，導致每個新項目耗費過多時間在人工學習上，並造成利潤損失。Cerebrus 的問世，標示著機器學習技術所帶動的數位晶片電子設計自動化產業的革新，讓工程團隊可以釋放人力操作，進而有機會在組織中產生更大的影響。 隨著產業繼續朝先進節點、設計尺寸和複雜性漸增發展時，Cerebrus 正可以讓設計人員更有效地實現功耗、效能與面積(PPA)的優化目標。」
相較於人工作業方式，Cerebrus 和 Cadence暫存器傳輸級到簽核流程(RTL-to-signoff) 的結合，通過使用完全自動化、機器學習驅動的 RTL-to-GDS 全流程優化技術，使高階晶片設計人員、電腦輔助設計團隊和矽智財開發者，能提高多達 10 倍的工程生產力，以及優化高達20%的PPA。此外Cerebrus會發現工程師可能不會主動嘗試或探索的流程解決方案，從而提高PPA和生產方案。而機器學習程序可重複運行,可以讓前一次的設計學習，自動應用在未來的設計工作上。Cerebrus 使用最新的可擴展分散式運算技術資源，無論是在本地還是在雲端，為當前 SoC 設計不斷增加的尺寸和複雜性提供高效且可擴展的晶片實現。
圖1顯示了典型的 5nm、高性能、3.5GHz CPU 設計結果。 這裡使用 Cerebrus 自動優化實現流程以提高功率和性能。 結果顯著，具有 420HMz 的性能改進，以及良好的功率降低。 這是由一位元工程師使用 Cerebrus 大約兩周實現的。 如果是手動，使用反覆運算流程調整，許多工程師需要幾個月的時間才能完成。
圖1：5 奈米高性能 CPU 設計的示例 Cerebrus 結果 圖片來源:Cadence
隨著結合大規模、支援雲端的分散式運算和機器學習，下一代晶片設計自動化革命是可能的。而在日益複雜的要求和更短的設計時間表的情況下，創造PPA 的最佳平衡，則需要設計團隊利用複雜的技術組合。Cerebrus 利用設計自動化及更好的 PPA這兩種技術，使設計團隊能夠擴展並提高生產力，以滿足SoC 產品越來越大、越來越複雜的挑戰。
