一種新的轉換器介面正在穩定的逐步發展，而且有望成為未來轉換器所選用的通訊協定。這種稱為JESD 204的新介面原本在數年前就已經推出，但是經過修訂之後使其成為了更具吸引力與效率的轉換器介面。由於轉換器的解析度與速度都已經提昇，因此更具效率的介面需求也隨之成長。除了效率之外，JESD 204介面不管是在速度、尺寸以及成本方面具有多項相對於其前輩CMOS與LVDS的優點。採用JESD 204的設計可以享受到以更快速介面配合更快速轉換器取樣速率的優點。除此之外，接腳數量的減少也能夠獲得更小的外殼尺寸以及更低的走線路由數量，使電路板的設計更為簡單，並提供更低的總體系統成本。此標準也能夠輕易的加以調整，使其可以因應未來的需求。關於這點可以從該標準已經歷經兩次的修訂而看得出來。
JESD 204標準自2006年發表以來已經修訂過兩次，目前為版本B。由於該標準獲得越來越多的轉換器供應商、使用者還有FPGA生產廠商採用，因此它已經經過改善並增加了新的特點，使其能夠提高效率並且更易於執行。該標準同時適用於類比數位轉換器（ADC）以及數位類比轉換器（DAC），而且主要是為了當做連結FPGA的共通介面（但也可以使用於ASIC）。
JESD 204 –是什麼呢？
JESD 204的原始版本是在2006年4月發表。該標準所描述的是在轉換器與接收器之間(通常是FPGA或ASIC之類的元件)的十億位元(gigabit)等級序列資料連結。在這個JESD 204的原始版本當中，序列資料連結被定義為一或多組轉換器與一組接收器之間的單一串聯通道。圖1當中為此原始版本的展示圖。圖中所示的通道為介於數量M個轉換器與接收器(由一組採用電流模式邏輯（CML）驅動器與接收器內部連結的差動對所組成)之間的實體介面。框架時脈同時被路由至轉換器與接收器，並且提供JESD 204連結與元件之間所使用的時脈。
通道資料速率的定義在每秒312.5百萬位元（Mbps）與每秒3.125十億位元（Gbps）之間，而源極和負載阻抗則定義為100 Ω ± 20 %。差動電壓位準定義為額定800 mV峰值對峰值，而共模電壓位準的範圍是0.72 V至1.23 V。其連結採用包含有嵌入式時脈的8b /10b編碼，消除了額外時脈線路路由的需求與利用高速資料速率發射資料來校準額外時脈信號的相關複雜度。隨著JESD 204標準的開始獲得採用，很明顯的該標準有需要被加以修訂以便包含以多重轉換器對於多重校準串聯通道的支援，如此才能夠適應日益提昇的轉換器速度與解析度。
這樣子的認知導致了JESD 204標準在2008年4月的第一次修訂，其版本為JESD 204A。此次的修訂增加了以多重轉換器支援多重校準串聯通道的能力。對於從312.5 Mbps 到 3.125 Gbps通道資料速率的支援仍然維持不變，框架時脈與電氣介面規格也是一樣。提高該標準的能力以使其支援多重校準串聯通道，使得具有高取樣速率與高解析度之轉換器有機會符合3.125 Gbps的最大支援資料速率。圖2所示為JESD 204A修訂版中用以支援多重通道額外能力的展示圖。
雖然原始的JESD 204標準以及修訂後的JESD 204A標準都具有比傳統介面更高的性能，但它們仍然缺乏一項關鍵性要素。這項遺漏的要素就是在連結上序列化資料當中的確定性延遲。在處理轉換器的時候，瞭解取樣信號與其數位表象之間的時序關係，以便在信號被接收時適當的重建類比域取樣信號（當然這種情況是對於ADC而言，類似於DAC的實際情況），這點是相當重要的。這種時序的關係會受到轉換器的延遲所影響，此乃由ADC從輸入信號取樣邊緣的頃刻一直到其數位表象出現在轉換器輸出時間點之間的時脈週期數量來定義。在DAC中也與此相類似，延遲為數位信號被移入DAC內一直到類比輸出開始改變的時間時脈週期數量所定義。在JESD 204以及JESD 204A標準當中所定義的能力，沒有一項可以對轉換器的延遲以及其序列化的數位輸入/輸出產生決定性的設定。除此之外，轉換器還會持續的提高速度以及解析度。這些因素促使該標準第二次修訂版本─JESD 204B的發表。
在2011年7月，該標準的第二次修訂，同時也是現行版本的JESD 204B問世。修訂後標準的其中一項關鍵性要素就是增加了實現確定性延遲的規定。此外資料速率的支援也被提高到12.5 Gbps，以便進入不同速度等級的元件當中。此次標準的修訂中要求將原本以框架時脈當作主要時脈源極的方式轉換成將元件時脈當作主要時脈源的方式。圖3中展示了JESD 204B修訂版所增加的額外能力。
圖3:第二次修訂版標準 – JESD 204B
在先前兩個版本的JESD 204標準當中，並沒有定義出相關的規定以確保通過介面的確定性延遲。JESD 204B修訂版提供了一個機制以確保─從啟動週期到關閉週期，以及包括整個連結重新同步化事件─延遲都應該具有重複性與確定性，藉以修正這個問題。有一種可以達成此需求的方法，就是利用一組稱為SYNC的輸入信號，在時序中良好定義的瞬間同時在所有通道中將轉換器的初始通道校準程序予以初始化。另一種執行方案是使用SYSREF信號，它是一種針對JESD 204B而新定義的信號。SYSREF信號的表現就如同主要時序參考一樣，而且會從元件時脈校準所有的內部除法器以及在每個發射器和接收器當中的本地多重框架時脈。這將有助於確保在整個系統中的確定性延遲。JESD 204B規格帶出了三種元件子類別：Sub-class 0 – 不支援確定性延遲，Sub-class 1 – 使用SYSREF的確定性延遲，Sub-class 2 – 使用SYNC的確定性延遲。Sub-class 0可以和JESD 204A連結作簡單的比較。Sub-class 1主要是適用於以500 MSPS或是更高速率運作的轉換器，而Sub-class 2則主要是針對以低於500 MSPS運作的轉換器。
除了確定性延遲以外，JESD 204B版本還增加了對12.5 Gbps通道資料速率的支援，並且將元件分為三種不同的速度等級。對於三種速度等級的源極以及負載阻抗都同樣被定義為100 Ω ± 20 %。第一種速度等級會依據JESD 204與JESD 204A版本的標準將通道資料速率予以校準，並且定義適用於高達3.125 Gbps通道資料速率的電氣介面。在JESD 204B中的第二種速度等級定義了適用於高達6.375 Gbps通道資料速率的電氣介面。這個速度等級將最小差動電壓位準降低至400 mV峰值對峰值，低於第一種速度等級的500 mV峰值對峰值。在JESD 204B中的第三種速度等級則定義了適用於高達12.5 Gbps通道資料速率的電氣介面。這個速度等級將電氣介面所需要的最小差動電壓位準降低至360 mV峰值對峰值。由於通道資料速率隨著速度等級而提昇，因此最小需要差動電壓位準會隨之下降，藉由降低驅動器中的需要轉換率而使得實體執行方案能夠更為容易。
為了要容許更多的彈性，JESD 204B修訂版本將框架時脈轉移至元件時脈。在早先的JESD 204以及JESD 204A修訂版當中，框架時脈是JESD 204系統當中的絕對時序參考。傳統上，框架時脈與轉換器的取樣時脈往往是相同的。這樣將無法提供大量的彈性，而且在嚐試將此相同的信號路由至多重元件以及處理不同路由路徑之間的任何失真時，可能會在系統中造成不希望出現的複雜度。在JESD 204B當中，元件時脈才是JESD 204系統內每個元件的時序參考。每組轉換器與接收器都會接收到由時脈產生器電路(負責由共同信號源產生出所有的元件時脈)所提供屬於它們個別的元件時脈。這將可以在系統設計當中獲得更多的彈性，但是框架時脈與元件時脈之間的關係必須要針對特定元件加以設定。
JESD 204 – 為何我們應該要加以關注？
數年前LVDS開始超越CMOS而成為轉換器數位介面技術的選項，而JESD 204也與其大致相同，已經準備好在未來數年當中踏上相似的路途。雖然CMOS技術目前仍然徘徊不走，但是大多數都已經被LVDS超越。轉換器的速度與解析度，以及更低功率的需求最後終會使CMOS與LVDS不再適用於轉換器。隨著在CMOS輸出的資料速率提昇，暫態電流也會跟著增加，並進而導致更高的功率消耗。雖然對於LVDS來說，電流以及進一步的功率消耗維持相對平坦的狀態，但是其介面仍然具有所能支援的速度上限。這是因為驅動器架構以及必須要加以同步化成為一組資料時脈的眾多資料線路所導致。圖4中展示了針對雙重14位元ADC，CMOS、LVDS以及CML輸出的不同功率消耗需求。
圖4:CMOS、LVDS、以及CML驅動器功率的比較
在接近150至200 MSPS與14位元的解析度時，CML輸出驅動器在功率消耗方面會開始變得更具效率。CML的優點是在每個特定解析度下所需要的輸出對數量比LVDS與CMOS驅動器來得少，這是因為資料的序列化所導致。針對JESD 204B介面所設定的CML驅動器具有一項額外的優點，因為規格中要求峰值對峰值電壓位準隨著取樣速率的提高而降低，並且推升輸出線路速率。對於相同的特定轉換器解析度以及取樣速率所需要的接腳數量也會大幅的減少。表1當中列舉了採用具有不同通道數量與位元解析度的 200 MSPS轉換器之三種不同介面的接腳數量。在CMOS與LVDS輸出的情況中，其資料設定了一組適合每個通道之資料的同步時脈，而對於採用CML輸出的JESD 204B資料轉換則設定4.0 Gbps的最大資料速率。在檢視這份表格並觀察到所能達成接腳數量顯著減少時，採用CML驅動器的JESD 204B為何會發展起來的原因就會變得相當的明顯。
表1:接腳數量的比較 – 200 MSPS ADC
通道數量 解析度 CMOS接腳數量 LVDS接腳數量 （DDR） CML接腳數量 （JESD 204B） 1 12 13 7 4 2 12 26 14 4 4 12 52 28 6 8 12 104 56 6 1 14 15 8 4 2 14 30 16 4 4 14 60 32 6 8 14 120 64 6 1 16 17 9 4 2 16 34 18 4 4 16 68 36 6 8 16 136 72 6
在資料轉換器市場居於領導地位的ADI公司已經觀察到轉換器數位介面正朝向JEDEC所定義的JESD 204介面推動的趨勢。從第一次的JESD 204規格發表開始，ADI就已經參與了該項標準。截至目前為止，ADI已經宣佈將要生產數款具有JESD 204與JESD 204A相容輸出的轉換器，而且目前也正在開發具備了能夠與JESD 204B相容輸出的產品。AD 9639是一款具有JESD 204介面的四通道、12位元、170 /210 MSPS ADC。AD 9644以及AD 9641則是具有JESD 204A介面的14位元、80 /155 MSPS雙通道與單通道ADC。在DAC方面，新近發表的AD 9128是一款具有JESD 204A介面的雙重16位元、1.25 GSPS DAC。若需要更多有關於ADI致力於JESD 204的資訊，請至：www.analog.com/jesd204。
隨著轉換器的速度與解析度提昇，對於更具效率數位介面的需求也跟著提高。業界開始利用JESD 204序列化資料介面來實現這項需求。該介面規格持續不斷的發展，以提供在轉換器與FPGA（或是ASIC）之間傳輸資料更好與更快的方法。經歷了兩次的修訂，JESD 204介面已經改善了實現做法並且因應具有更高速度與解析度的轉換器所帶來的更多需求。展望轉換器數位介面的未來，很顯然的JESD 204已經準備好要成為轉換器數位介面的業界選擇。每一次的修訂都回應了對於其實現做法加以改善的要求，並且讓該標準繼續的發展，以便因應轉換器技術改變所造成的新需求。由於系統的設計變得更加複雜以及轉換器的性能被推向更高位準，JESD 204標準應該要加以適應與發展，如此才能夠持續的符合新設計必要的需求。
參考資料
l JEDEC Standard JESD204 (April 2006). JEDEC Solid State Technology Association. www.jedec.org
l JEDEC Standard JESD204A (April 2008). JEDEC Solid State Technology Association. www.jedec.org
l JEDEC Standard JESD204B (July 2011). JEDEC Solid State Technology Association. www.jedec.org
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