3D IC 設計因為能夠實現device 尺寸縮小(device scaling)，同時最大限度地降低成本並保持外形參數可控，因此獲得了業界的大量關注，但驗
證來自多個製程的元件仍是相當具有挑戰。在物理驗證領域，這部分工作已經有所進展——可以在獨立模式中根據特定DRC 或LVS 規則驗證晶片，從而在不需要製程細節的情況下獨立檢查3D 貼裝中晶片到晶片的連接界面。但是，準確的時序分析(timinganalysis) 和電路完整性檢查(circuit integrity) 仍舊存在問題。解決這一問題所需的是能夠描述多製程電路的方法，包括實際設計的device 元件和寄生效應。幸運的是，Mentor 正在研究中的新技術可以提供所需的功能，解決這些問題。
證來自多個製程的元件仍是相當具有挑戰。在物理驗證領域，這部分工作已經有所進展——可以在獨立模式中根據特定DRC 或LVS 規則驗證晶片，從而在不需要製程細節的情況下獨立檢查3D 貼裝中晶片到晶片的連接界面。但是，準確的時序分析(timinganalysis) 和電路完整性檢查(circuit integrity) 仍舊存在問題。解決這一問題所需的是能夠描述多製程電路的方法，包括實際設計的device 元件和寄生效應。幸運的是，Mentor 正在研究中的新技術可以提供所需的功能，解決這些問題。
