學子專區—ADALM2000實驗：CMOS邏輯電路、D型鎖存器
前言：
作者：ADI 顧問研究員Doug Mercer 和 系統應用工程師 Antoniu Miclaus
目標
本實驗活動的目標是進一步強化先前的實驗活動 「ADALM2000實驗：使用CD4007陣列建構CMOS邏輯功能」中探討的CMOS邏輯基本原理，並取得更多運用複雜CMOS閘級電路的經驗。具體而言，您將瞭解如何使用CMOS傳輸閘和CMOS反相器建構D型觸發器或鎖存器。
背景知識
為了在本實驗活動中建構邏輯功能，需要使用 ADALP2000 類比元件套件中的CD4007 CMOS陣列和分立式NMOS和PMOS電晶體（ZVN2110A NMOS和ZVP2110A PMOS）。CD4007由3對互補MOSFET組成，如圖1所示。每對共用一個共閘（接腳6、3和10）。所有PMOSFET（正電源接腳14）以及NMOSFET（地接腳7）的襯底都共用。左邊的互補MOSFET對，NMOS源極接腳連接到NMOS襯底（接腳7），PMOS源極接腳連接到PMOS襯底（接腳14）。另外兩對均為通用型。右邊的互補MOSFET對，NMOS的漏極接腳連接到PMOS的漏極接腳，即接腳12。
圖1. CD4007功能框圖。
CD4007為一款多功能IC，我們在上一個實驗活動中已對其有基本的認識。例如，單一CD4007可用於建構一個反相器鏈（包括三個反相器）、一個反相器加上兩個傳輸閘或其他複雜的邏輯功能，如NAND和NOR閘。反相器和傳輸閘尤其適合建構D型鎖存器或主/節點觸發器。
靜電放電
CD4007與許多CMOS積體電路一樣，很容易被靜電放電損壞。CD4007包括二極體，可防止其受靜電放電的影響，但如果操作不當仍可能會損壞。使用對靜電敏感的電子產品時，通常會使用防靜電墊和腕帶。然而，在家裡（正規的實驗環境之外）工作時，可能沒有這些物品。避免靜電放電的一種低成本方法是在接觸IC之前先使自己接地。在操作CD4007之前，使積聚的靜電放電將有助於確保在實驗過程中不會損壞晶片。
材料
• ADALM2000 主動學習模組
• 無焊試驗板
• 1個CD4007（CMOS陣列）
• 2個ZVN2110A NMOS電晶體
• 2個ZVP2110A PMOS電晶體
說明
現在我們將結合使用之前練習中的反相器鏈建構的雙傳輸閘來建構D型鎖存器，如圖2所示。兩個傳輸閘協同工作以實現D型鎖存器。在鎖存器的透明模式下，當CLK=0時，第一個傳輸閘（左）打開，同時第二個傳輸閘（右）關閉。D通過第一個傳輸閘和兩個串聯的反相器傳輸至輸出端(Q)。在鎖存器的保持模式下，當CLK=1時，第一個傳輸閘關閉，但第二個傳輸閘打開。因此，輸入端D中的任何變化都不會反映在輸出端Q上。不過，現已開啟的第二個傳輸閘可確保透過在兩個串聯的反相器周圍形成的閉合正反饋回路來保留Q上先前的邏輯位準。在無焊試驗板上建構圖2所示的D型鎖存器電路。元件M1至M6採用CD4007 CMOS陣列，兩個反相器級中的每一級（反相器級M7和M8，以及M9和M10）使用一個ZVN2110A NMOS和一個ZVP2110A PMOS。電路使用ADALM2000的固定5 V電源供電。
圖2. D型鎖存器。
硬體設定
在實驗最初，將兩個AWG輸出配置直流源。根據需要，示波器通道將用於監控電路的輸入和輸出。固定5 V電源用於為電路供電。在此實驗中，應禁用固定–5 V電源。
圖3. D型鎖存器試驗板連接。
程式步驟
連接接腳1和9，鎖存器的D輸入端連接到AWG1的輸出端。連接接腳4和11，鎖存器的Q輸出端連接到示波器通道2。連接接腳6，作為連接到AWG2的CLK。確保打開固定5 V電源。
首先，打開AWG控制介面並將AWG2設定為0 V直流電壓，對CLK施加邏輯低位準。將AWG1設定為5 V直流電壓，對D輸入端施加邏輯高位準。
觀察示波器通道2上鎖存器的輸出端Q。示波器介面上應顯示穩定的5 V電壓。擷取螢幕截圖。
圖4. Scopy螢幕截圖。
將AWG1設定為0 V直流電壓，對D輸入端施加邏輯低位準。觀察示波器上的輸出。這是鎖存器的透明模式。此時應能看到示波器通道2也是0 V直流電壓。現在將AWG2設定為5 V直流電壓，對CLK施加邏輯高位準。同時將AWG1設置為5 V直流電壓，對D輸入端施加邏輯高位準。
觀察示波器介面上的Q輸出。由於D輸入端之前為低位準，因此儘管將D更改為邏輯高位準，仍會顯示穩定的低位準。擷取螢幕截圖。這是電路的保持模式。
圖5. Scopy螢幕截圖。
現在將兩個AWG通道均配置為峰對峰值為5V的方波。將AWG1設定為1 kHz頻率，將AWG2設定為2 kHz頻率或AWG1頻率的兩倍。將AWG2的相位設定為0度。確保將AWG設定為同步運作。
觀察示波器介面上在上述CLK和D輸入下相應的Q輸出。擷取各種波形並保存截圖，用於包含在實驗報告中。
圖6. Scopy螢幕截圖。
現在將AWG2的相位設定為90度。再次觀察示波器介面上在此時CLK和D輸入下相應的Q輸出。與AWG2相位為0度時相比有何變化？說明原因。擷取各種波形並保存截圖，用於包含在實驗報告中。
圖7. Scopy螢幕截圖。
問題
單一D型鎖存器將使輸入訊號延遲1/2時脈週期。說明時脈相位相反的兩個串聯D型鎖存器如何構成主節點D型觸發器，可以使輸入訊號延遲一個完整的時脈週期。
如果還有CD4007陣列可用，可建構主節點D型觸發器作為額外的練習。
替代形式
圖2所示的D型鎖存器使用具有NMOS和PMOS電晶體的互補傳輸閘。單一NMOS或PMOS無法傳遞具有相同強度（即導通電阻）的高低邏輯位準。單個NMOS元件可以傳遞強邏輯位準0，但會傳遞弱邏輯位準1。相反，單一PMOS元件可以傳遞強邏輯位準1，但會傳遞弱邏輯位準0。
在許多積體電路設計案例中，內部訊號僅在內部電路模組之間傳遞，此時單一NMOS或PMOS電晶體傳遞的非對稱驅動不是主要問題。在此種情況下，鎖存器中固有的正回饋可能會有所幫助。可以採用簡化的D型鎖存器，即只使用6個元件而不是圖2中使用的10個元件，如圖8（鎖存器在升緣）和9（鎖存器在降緣）所示。
圖8. 6電晶體升緣D型鎖存器。
圖9. 6電晶體降緣D型鎖存器。
硬體設定
圖10. 6電晶體上升沿D型鎖存器試驗板連接。
圖11. 6電晶體下降沿D型鎖存器試驗板連接。
說明
對試驗板進行任何更改之前，確保關閉固定5 V電源。在無焊試驗板上，將圖2中的電路重新配置為圖3中的電路。確保打開固定5 V電源。重複相同的步驟，將AWG1連接到D輸入端，將AWG2連接到CLK輸入端。驗證鎖存器的工作情況，其將在輸入時脈的適當邊緣鎖存邏輯0和邏輯1輸入。
最後，將無焊試驗板上的電路重新配置為圖4中的電路。確保打開固定5 V電源。重複相同的步驟，將AWG1連接到D輸入端，將AWG2連接到CLK輸入端。驗證鎖存器的工作情況，其將在輸入時脈的適當邊緣鎖存邏輯0和邏輯1輸入。
替代元件選擇
使用四個獨立NMOS和PMOS電晶體（ZVN2110A和ZVP2110A）建構的反相器對也可以由第二個CD4007 IC構成，也可以使用例如 74HC04 或CD4049 等六反相器 IC 的 CMOS 反相器。
問題：
您能說出D型鎖存器的主要用途（應用）嗎？
答案可以在 學子專區部落格上找到。
