智原推出新一代0.13µm IC設計方法 TEMPLATE Family
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2004-09-17 00:00
前言：
ASIC設計服務暨IP研發銷售領導廠商──智原科技（TAIEX：3035）將於九月二十二日在新竹國賓飯店『智原第四屆科技論壇』中發表新一代0.13µm IC設計方法 Template™ Family，以0.25µm製程的成本達到0.13µm的效能。
傳統的IC設計公司正面臨著十分嚴峻的挑戰，像越來越高的光罩成本和越來越長的晶圓製造週期，（例如：在90nm光罩費用高達150萬美元，晶圓製造週期含測試的時間更高達了180天），再加上高階製程SOC設計時一些不確定性而延宕了開發時程，今天IC設計公司要獲利的機率比以往降低了許多。當然有些公司想改用FPGA作為替代方案，然而不幸的是高價的單位成本，低速率的限制，缺乏類比元件，及高耗電的特性都一再地告訴我們這也是一條行不通的路。 有鑑於此，智原科技鄭重推出TEMPLATE™ Family有效地解決上述的種種挑戰。
TEMPLATE™ 是一種能同時呈現高效能，短晶圓製造週期，低單位成本，低光罩成本的新一代IC設計技術，這種設計同時應用在SoC的設計上更能大幅縮短設計開發時間，及IP成本。 TEMPLATE™ 的原理是藉由一個以MPCA (Metal Programmable Cell Array)為基礎並且定義好的硬體平台， 這樣的硬體平台事先定義了IC設計人員所需的邏輯元件、 類比元件、隨機記憶、唯讀記憶體、I/O等來讓客戶做設計，頂端的三層金屬繞線就能夠像FPGA一般，程式化平台上的MPCA成設計所需要的元件、記憶體或 I/O。 因此， TEMPLATE™ 能大幅得省卻客戶設計的時間和成本。因為初始的光罩和staged wafer都由智原自行吸收，客戶只須負擔的僅僅是最頂端三層金屬繞線的光罩費用，(不到原來全部光罩的十分之一），和等待生產這三層金屬繞線所需要製造時間，(不到原來全部製造週期的十分之一)，更重要的是智原所提供完整且經矽驗證成功的IP資料庫， 和因為是事先定義的硬體平台，所以能克服信號完整性問題, 及確保晶片高良率， 這些將大大地降低客戶在高階製程面對SoC的風險， 進而確保客戶設計的成功。
智原的0.13µm TEMPLATE™ Family (table 1) 完全由UMC 0.13µm 標準全銅製程所製造，並且充分地保證我們的客戶不需要購買任何多的EDA工具，完完全全沿用原本的設計流程 (design flow)， 沒有任何額外負擔，再藉由智原豐富且領先的ASIC服務經驗，我們保證能在10到12星期內完成TEMPLATE™ 客戶的設計服務，這些服務包含了時脈收斂(timing closure)、驗證(verification)、測試、和樣本製造(sampling fabrication)。
若欲知詳盡訊息，請上網http://www.faraday-tech.com，點選『智原第四屆科技論壇報名網站』預定席次，並請於九月二十二日光臨新竹國賓飯店參加當天活動，一睹TEMPLATE™ Family設計流程示範與說明。
Table 1: 0.13um TEMPLATE™ Family
TEMPLATE
FIT9200
FIT9300
FIT9400
FIT9500
FIT9600
FIT9700
FIT9800
Usable ASIC Gates
256K
1024K
1024K
2366K
2048K
4352K
6400K
Total RAM bits
512K
1024K
768K
1536K
1664K
2560K
4224K