在製程技術進入130奈米世代以後，由於IC設計團隊已經沒有太多可以反覆進行respin的資源(每respin一次的直接成本約是100萬美金左右甚至更高)，因此EDA工具業界喊出了Design for Verification(為驗證而設計, DFV)的口號，希望能讓晶片設計團隊可以先透過模型驗證的手段，在晶片送到晶圓廠試產之前，就發現晶片設計可能存在的問題並預先予以解決，並藉此降低晶片的總體研發成本。
Verilog語言的出現，便是EDA工具業界試圖實踐DFV方法所提出的第一個對策，然而，這個對策對於90年代末期所興起的SoC設計風潮，顯然力有未逮。為此，建立於Verilog語言基礎之上的SystemVerilog，遂成為EDA工具供應商競相投入研發資源的次世代硬體建模語言。
Verilog過於冗長 不符SoC設計需求
自從上個世紀90年代末，IC設計業開始進入SoC時代起，為了硬體建模（hardware-modeling）需求而產生的Verilog語言便開始出現不敷設計人員所需的情況。，該語言應用在某些較為單純的設計專案或許還能勝任，但是一旦設計專案為眾多IP區塊整合而成的SoC時，該語言過於冗長的缺點，以及薄弱的系統級結構建模能力變暴露了出來。過於冗長的語言，意味著人工輸入的工作份量較重，相對的也使得人工輸入錯誤造成設計Bug的機率大增，同時，可能動輒數百行、甚至上千行的程式語言，設計人員維護起來也相當吃力。
為了改善Verilog的缺點，EDA工具業界形成了要在Verilog的基礎之上創造出新一代語言的共識，而SystemVerilog便是這個努力的成果。與過去的Verilog相比，在典型的狀況下，System Verilog的程式碼行數僅有1/2到1/5不等，大大縮減了設計團隊的程式輸入時間，並聯帶降低了出錯的機率。
System Verilog開發環境已準備就緒
雖然System Verilog已經在IC設計業與EDA工具業界引起討論許多年，但完整的SystemVerilog設計流程環境直到最近才終於由EDA工具大廠Synopsys補上拼圖的最後，也是最關鍵的兩塊，分別是SystemVerilog Verification IP元件庫與SystemVerilog parser。至此，IC設計團隊終於可以用完整的SystemVerilog環境來進行設計開發專案。
事實上，不只是Synopsys對外公開完整的SystemVerilog設計流程環境，幾家主要的IC設計工具的供應商也都有各自的SystemVerilog語言支援計劃，包含Cadence、Mentor Graphic等專攻ASIC設計領域的EDA工具廠商以及Altera、Synplicity等FPGA設計工具供應者，。顯然，SystemVerilog已經形成一股不可逆的趨勢，不管IC設計團隊要設計ASIC，或是要以FPGA作為Prototype，甚至是直接用FPGA進行量產，熟悉SystemVerilog都將是必然的趨勢。
或許，幾年之後，IC設計公司的徵才條件將加上熟悉SystemVerilog這項資格要求。目前身處IC設計領域的工程師讀者們，對於SystemVerilog的後續發展，務必投以高度關注。
Verilog語言的出現，便是EDA工具業界試圖實踐DFV方法所提出的第一個對策，然而，這個對策對於90年代末期所興起的SoC設計風潮，顯然力有未逮。為此，建立於Verilog語言基礎之上的SystemVerilog，遂成為EDA工具供應商競相投入研發資源的次世代硬體建模語言。
Verilog過於冗長 不符SoC設計需求
自從上個世紀90年代末，IC設計業開始進入SoC時代起，為了硬體建模（hardware-modeling）需求而產生的Verilog語言便開始出現不敷設計人員所需的情況。，該語言應用在某些較為單純的設計專案或許還能勝任，但是一旦設計專案為眾多IP區塊整合而成的SoC時，該語言過於冗長的缺點，以及薄弱的系統級結構建模能力變暴露了出來。過於冗長的語言，意味著人工輸入的工作份量較重，相對的也使得人工輸入錯誤造成設計Bug的機率大增，同時，可能動輒數百行、甚至上千行的程式語言，設計人員維護起來也相當吃力。
為了改善Verilog的缺點，EDA工具業界形成了要在Verilog的基礎之上創造出新一代語言的共識，而SystemVerilog便是這個努力的成果。與過去的Verilog相比，在典型的狀況下，System Verilog的程式碼行數僅有1/2到1/5不等，大大縮減了設計團隊的程式輸入時間，並聯帶降低了出錯的機率。
System Verilog開發環境已準備就緒
雖然System Verilog已經在IC設計業與EDA工具業界引起討論許多年，但完整的SystemVerilog設計流程環境直到最近才終於由EDA工具大廠Synopsys補上拼圖的最後，也是最關鍵的兩塊，分別是SystemVerilog Verification IP元件庫與SystemVerilog parser。至此，IC設計團隊終於可以用完整的SystemVerilog環境來進行設計開發專案。
事實上，不只是Synopsys對外公開完整的SystemVerilog設計流程環境，幾家主要的IC設計工具的供應商也都有各自的SystemVerilog語言支援計劃，包含Cadence、Mentor Graphic等專攻ASIC設計領域的EDA工具廠商以及Altera、Synplicity等FPGA設計工具供應者，。顯然，SystemVerilog已經形成一股不可逆的趨勢，不管IC設計團隊要設計ASIC，或是要以FPGA作為Prototype，甚至是直接用FPGA進行量產，熟悉SystemVerilog都將是必然的趨勢。
或許，幾年之後，IC設計公司的徵才條件將加上熟悉SystemVerilog這項資格要求。目前身處IC設計領域的工程師讀者們，對於SystemVerilog的後續發展，務必投以高度關注。
