半導體設計與驗證軟體的領導廠商Synplicity發表該公司名下TotalRecall™ Full Visibility技術的相關細節。藉由賦予設計者快速發現錯誤及對已確實修正的部份進行驗證的能力，Synplicity相信此項做為ASIC驗證工具的新技術將能大幅地改善FPGA原型（prototype）的可用性。在以十倍到百倍的執行速度時，TotalRecall技術可提供設計工程師與仿真器（emulator）相同甚至更佳的除錯可視性（debug visibility）。除此之外，此一創新技術也能獲取在一件事件發生前後的完整訊號資訊。
TotalRecall技術能夠獲取一個設計案的所有訊號（不論是模組或整顆晶片），包括記憶體狀態，或是在錯誤發生的時間點之前、由使用者自定的週期數字。在自動產生測試工作平台的同時，完整的設計狀態可以被送出給HDL模擬器（simulator），其序列可依需要重複執行，直到發現問題所在且修正的部分通過驗證。TotalRecall專利技術非常獨特，可讓修正的部分在模擬器環境下進行測試，且此環境中採用的訊號值與先前造成錯誤的配置完全相同。
藉由合成到硬體中的聲明（assertion）運用，TotalRecall技術也支援強大的硬體驗證能力。許多晶片設計者在設計流程中應用聲明，但因模擬速度不夠快，所以無法好好地將它們應用在驗證的工作上。由於聲明可在高速情況下進行測試，將聲明與FPGA硬體合成，它就能更有效地被用來驗證。舉例來說，單獨使用軟體模擬器來執行手機的開機序列（boot up sequence）需要超過三十天的時間，然而，在一個以20MHz速度運作的FPGA原型中，只需三秒鐘就能完成相同的開機序列，並讓聲明能被充分運用，進而快速地偵測出錯誤及驗證修正程序[1]。結合以FPGA為基礎的原型，聲明合成與TotalRecall技術能讓錯誤快速地被偵測出來；相較之下，其它方法在驗證過程中可能會找不到錯誤，或無法進行修正。
Synplicity總裁兼執行長Gary Meyers表示：「TotalRecall技術讓除錯可視性和生產力邁出了令人感動振奮的一步，在與現今高效能和低成本的FPGA原型加以整合的情況下，TotalRecall技術的創新能力可讓原型成為ASIC驗證的主流方法。」
不同於其它解決方案，TotalRecall技術可處理非決定性（non-deterministic）的錯誤，而這些錯誤得在實際運作中的硬體上才能發現。對於此種程度的錯誤以及其它很少發生的錯誤來說，想要驗證對RTL程式碼所做的改變是否確實修正了錯誤，幾乎是不可能的。在此情況下，利用整合TotalRecall技術與FPGA原型的速度優勢，就能在錯誤被觸發之前或之後獲取完整的設計可視性，並為使用者提供驗證修正所需的完整環境。
Synplicity相信，未來有機會透過協力夥伴來為TotalRecall技術整合、加入更強大的功能，對於其原型夥伴計畫（Partners in Prototyping program）的會員來說，更是如此。Synplicity將會開發出參考設計流程，並與所有主要的模擬環境進行整合。用戶可在2007年中取得應用TotalRecall技術的更多產品細節。
關於Synplicity的原型夥伴計畫
為了使用Synplicity的工具來為自己的電路板開發設計流程，許多全球領導級的FPGA式原型板供應商已加入Synplicity的原型夥伴（Partners in Prototyping, PIP）計畫。PIP計畫是用來為Synplicity的原型化應用和與其互補的RTL功能性原型硬體、軟體和設計服務之間建立一套能夠鑒別和保證品質的設計方法。
此計畫的會員包括Altera、AMO GmbH、ARM、Dini Group、EVE、Flexody、GiDEL、HARDI Electronics、Nallatech、ProDesign和SK-Electronics。如需更多關於Synplicity原型夥伴計畫的資訊，請參訪http://www.synplicity.com/partners/pip/index.html。
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關於Synplicity美商昕博科技
美商昕博科技(那斯達克公司上市代號:SYNP)為創新軟體解決方案供應商的市場領導廠商，主要提供快速、高效能的可程式邏輯元件(FPGAs, PLDs, and CPLDs)以便滿足通訊、軍事航太、消費者、半導體、電腦以及相關電子系統市場的龐大市場需求。
美商昕博科技推出的設計工具，擁有傑出性能，降低成本及搶先上市時間的優勢，藉由簡化、改進自動化關鍵設計，以期達到FPGA，FPGA式ASIC認證，及DSP設計工程師的邏輯、物理合成及認證。美商昕博科技是FPGA合成解決方案一員，並連續2004年在EE Times年度FPGA顧客調查中，榮獲”客戶心中第一名”。美商昕博科技產品支援產業標準設計語言(VHDL跟Verilog)，並可通用於多項工作平台，全球各地超過20個營運單位，而總公司位於美國加州的森尼維耳市，若想了解更多資訊，請參照http://www.synplicity.com.
TotalRecall技術能夠獲取一個設計案的所有訊號（不論是模組或整顆晶片），包括記憶體狀態，或是在錯誤發生的時間點之前、由使用者自定的週期數字。在自動產生測試工作平台的同時，完整的設計狀態可以被送出給HDL模擬器（simulator），其序列可依需要重複執行，直到發現問題所在且修正的部分通過驗證。TotalRecall專利技術非常獨特，可讓修正的部分在模擬器環境下進行測試，且此環境中採用的訊號值與先前造成錯誤的配置完全相同。
藉由合成到硬體中的聲明（assertion）運用，TotalRecall技術也支援強大的硬體驗證能力。許多晶片設計者在設計流程中應用聲明，但因模擬速度不夠快，所以無法好好地將它們應用在驗證的工作上。由於聲明可在高速情況下進行測試，將聲明與FPGA硬體合成，它就能更有效地被用來驗證。舉例來說，單獨使用軟體模擬器來執行手機的開機序列（boot up sequence）需要超過三十天的時間，然而，在一個以20MHz速度運作的FPGA原型中，只需三秒鐘就能完成相同的開機序列，並讓聲明能被充分運用，進而快速地偵測出錯誤及驗證修正程序[1]。結合以FPGA為基礎的原型，聲明合成與TotalRecall技術能讓錯誤快速地被偵測出來；相較之下，其它方法在驗證過程中可能會找不到錯誤，或無法進行修正。
Synplicity總裁兼執行長Gary Meyers表示：「TotalRecall技術讓除錯可視性和生產力邁出了令人感動振奮的一步，在與現今高效能和低成本的FPGA原型加以整合的情況下，TotalRecall技術的創新能力可讓原型成為ASIC驗證的主流方法。」
不同於其它解決方案，TotalRecall技術可處理非決定性（non-deterministic）的錯誤，而這些錯誤得在實際運作中的硬體上才能發現。對於此種程度的錯誤以及其它很少發生的錯誤來說，想要驗證對RTL程式碼所做的改變是否確實修正了錯誤，幾乎是不可能的。在此情況下，利用整合TotalRecall技術與FPGA原型的速度優勢，就能在錯誤被觸發之前或之後獲取完整的設計可視性，並為使用者提供驗證修正所需的完整環境。
Synplicity相信，未來有機會透過協力夥伴來為TotalRecall技術整合、加入更強大的功能，對於其原型夥伴計畫（Partners in Prototyping program）的會員來說，更是如此。Synplicity將會開發出參考設計流程，並與所有主要的模擬環境進行整合。用戶可在2007年中取得應用TotalRecall技術的更多產品細節。
關於Synplicity的原型夥伴計畫
為了使用Synplicity的工具來為自己的電路板開發設計流程，許多全球領導級的FPGA式原型板供應商已加入Synplicity的原型夥伴（Partners in Prototyping, PIP）計畫。PIP計畫是用來為Synplicity的原型化應用和與其互補的RTL功能性原型硬體、軟體和設計服務之間建立一套能夠鑒別和保證品質的設計方法。
此計畫的會員包括Altera、AMO GmbH、ARM、Dini Group、EVE、Flexody、GiDEL、HARDI Electronics、Nallatech、ProDesign和SK-Electronics。如需更多關於Synplicity原型夥伴計畫的資訊，請參訪
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關於Synplicity美商昕博科技
美商昕博科技(那斯達克公司上市代號:SYNP)為創新軟體解決方案供應商的市場領導廠商，主要提供快速、高效能的可程式邏輯元件(FPGAs, PLDs, and CPLDs)以便滿足通訊、軍事航太、消費者、半導體、電腦以及相關電子系統市場的龐大市場需求。
美商昕博科技推出的設計工具，擁有傑出性能，降低成本及搶先上市時間的優勢，藉由簡化、改進自動化關鍵設計，以期達到FPGA，FPGA式ASIC認證，及DSP設計工程師的邏輯、物理合成及認證。美商昕博科技是FPGA合成解決方案一員，並連續2004年在EE Times年度FPGA顧客調查中，榮獲”客戶心中第一名”。美商昕博科技產品支援產業標準設計語言(VHDL跟Verilog)，並可通用於多項工作平台，全球各地超過20個營運單位，而總公司位於美國加州的森尼維耳市，若想了解更多資訊，請參照http://www.synplicity.com.
