專注於EDA(電子設計自動化)標準的電子產業組織Accellera日前宣佈通過其Verilog-Analog Mixed-Signal(AMS)標準的新版本:Verilog-AMS 2.3，做為Accellera對類比與混合訊號設計與模擬上的標準。新版的Verilog-AMS標準統一了Verilog-AMS 2.2規格與IEEE Std.1364™-2005或Verilog硬體描述語言(HDL)標準。
Verilog-AMS 2.3 能讓使用者去發展標準並緊密整合Verilog-AMS 模組，並讓EDA軟體工具開發廠商在實現EDA工具時在語言詮釋上不再含糊不清。
Verilog-AMS 2.3由類比與混訊擴大到當前廣泛用在數位電路設計與驗證的IEEE Std. 1364。 前一版Accellera Verilog-AMS 標準， Verilog-AMS 2.2是在2005年通過。
Accellera董事長Shrenik Mehta表示，” Verilog-AMS 2.3語言發表對本技術委員會和整個業界而言是個重要的里程碑。統一的Verilog-AMS語言與IEEE Verilog標準相整合可改良AMS設計並將因此增加該標準的接受度。”
Accellera下一階段的AMS技術行動將包括整合AMS標準與System Verilog語言-IEEE Std. P1800，並擴及AMS語言對於混訊主張及行為模型的支援。
Verilog-AMS 2.3 能讓使用者去發展標準並緊密整合Verilog-AMS 模組，並讓EDA軟體工具開發廠商在實現EDA工具時在語言詮釋上不再含糊不清。
Verilog-AMS 2.3由類比與混訊擴大到當前廣泛用在數位電路設計與驗證的IEEE Std. 1364。 前一版Accellera Verilog-AMS 標準， Verilog-AMS 2.2是在2005年通過。
Accellera董事長Shrenik Mehta表示，” Verilog-AMS 2.3語言發表對本技術委員會和整個業界而言是個重要的里程碑。統一的Verilog-AMS語言與IEEE Verilog標準相整合可改良AMS設計並將因此增加該標準的接受度。”
Accellera下一階段的AMS技術行動將包括整合AMS標準與System Verilog語言-IEEE Std. P1800，並擴及AMS語言對於混訊主張及行為模型的支援。
