2008年五月，思源科技收購美國NOVAS等五家公司，成為亞洲最大EDA公司。雖然2009年整個電子產業持續籠罩在谷底的低迷氣氛中，但思源科技不但沒有裁員，最近還購併一家法國公司，並擴編組織，持續招募研發人員。
思源強調，複雜的IC設計，讓驗證工作變得艱難，一不小心就打壞產品品質，並傷及公司信譽。協助IC設計驗證工作的強化，成為思源2009年最受業界矚目的技術。
思源科技產品行銷總監李新基「我們可以講Verification是裁判，Design是比賽的球員，以前是裁判告訴我們球員打得好不好。但是沒有人告訴我們裁判到底夠不夠資格，現在我們有工具可以做到」。
驗證的能力，怎麼保證？
過去IC先設計(Design)、後驗證(Verification)，好像是理所當然。但事實上，並沒有一個工具去再「驗證」所謂的「驗證系統」做得怎麼樣。如果「驗證系統」本身不好，雖然它檢測出來的結果，告訴你這個產品設計沒有錯，但是整個檢查的工作，可能並未盡善盡美。
思源科技產品行銷總監李新基舉了一個淺顯的例子，他說：「我們可以講 Verification是裁判，Design是比賽的球員，以前是裁判告訴我們球員打得好不好。但是沒有人告訴我們裁判到底夠不夠資格，現在我們有工具可以做到」。
從「時序收斂」到「驗證收斂」
過去，IC設計常談「時序收斂」(Timing Closure)，如今，設計之後的驗證工作到底要檢查到什麼地步才叫檢查完了，現在思源推出的新工具，就是專注在這個領域，告訴你哪裡沒有檢查到，加速驗證收斂的時間，讓設計符合規格，又稱為「驗證收斂」(Verification Closure)。
「驗證收斂」技術非常獨特，它可以告訴你整個驗證系統所做的模擬(Simulation)是否完整，在整個設計裡面，萬一某個地方有錯(Bug)，以你手上目前的驗證程序(Verification program)，有沒有辦法查出來等。
到底誰最需要「驗證收斂」這類工具呢？設計簡單的IC，由於掌握度高，所以驗證似乎不是什麼大問題。但自從系統單晶片(SOC)、各種功能智財(IP)這些東西加進來之後，複雜度有如一座高牆，任何一位IC設計工程師，根本不可能了解所有的設計。
同理，任何一位驗證工程師，也不可能了解整個規格，以及整個複雜的設計行為模式，因此，幾乎沒有人會否認--「IC設計越複雜，驗證工作就越容易出漏洞」。
商譽保衛戰：驗證滴水不漏
明明設計、驗證工作都跑完了，驗證報告也顯示沒有問題，但出貨後產品卻經不起客戶端的使用考驗，因此不但要從市場把產品回收，而且還對商譽造成莫大損失。這樣的痛苦經驗，都源於一件事：就是驗證工作沒有做到滴水不漏！！
幾年前，全世界對驗證收斂這件事最重視的，就是做CPU的公司，如今，凡是IC功能複雜、或銷售量大的產品，對於驗證工作，都必須嚴肅而審慎地面對！
迎接景氣回春，研發腳步不停歇
置身EDA產業，思源科技在全球的客戶家數，包括半導體大廠在內，總數超過400家，該公司對於客戶的研發動能，一向深有體會。
李新基表示，2009年雖然景氣冷峻，終端需求不振的時候，一些專注設計的公司，還是非常積極地開發新產品、投資新的專案。尤其是財務健全的公司，也許對外採購設備、工具的投資暫時比較保守，但對內在新產品的開發與投資上，「我們不覺得這樣的活動有減低，甚至是更積極」。
他接著說，「我想每個人的想法都是這樣，現在是down term我反而更有能量，更有時間，去做新的東西，大家都準備好，下一波來的時候，要搶攻這個市場」。
而電腦(Computer)、通訊(Communication)及消費性電子(Consumer)這3C市場，事實上並沒有消失。像中國、印度，這些市場都還存在，只是金融風暴讓大家的步調變得有點混亂，但並不代表這些市場消失。也許需求會往後拖一點，但時間不會拖得太久。
功能多、驗證複雜度高時代來臨
未來景氣回春，市場上可以預期的是，將會看到許多功能精彩的電子產品，而不是一味強調低成本低售價的產品。
如果開發一個新的、下一代的產品，驗證複雜度一定增高，驗證成本會增加，代表要花更多人力、時間來做驗證。如果有工具可以協助設計者進行驗證強化，就能夠節省驗證成本，包括驗證所需的人力及時間，甚至簡單到磁碟空間要花多少空間去存，這都在驗證強化的範圍裡。
李新基表示，客戶希望用更短的時間、花更少的成本、把驗證工作做到滴水不漏，這個需求未來會越來越強大。
不裁員、還增員
思源科技在景氣低迷的2009年，不但沒有任何裁員，還購併一家法國公司，並增加研發的人員。
原本思源的研發據點有四處，包括：台灣新竹總公司、美國聖荷西、上海，及中國廈門，加上新購併的法國公司，已增為五個據點，目前思源科技的全球員工人數已增至450人左右。
偵錯起家，佔過半營收
根據思源科技的統計，整個設計流程中，在設計後的偵錯(debug)的時間，大概占整個設計流程至少一半的時間。把錯找出來，讓設計者去解決，思源以此工具起家，目前偵錯軟體還是佔思源科技一半以上的營收。
低功耗設計偵錯
思源近年來在設計偵錯工具軟體，一直持續下功夫，不斷加入新功能來克服最新驗證方法帶來的偵錯挑戰。
首先是「低功耗設計驗證」(Power Aware Design Verification)。雖然「低功耗設計」已經談了很多年，但過去都會在後端實體的設計才做，但這一、兩年已開始往前端做，也就是在邏輯設計、功能設計的階段，就必須要把未來怎麼管理功率、怎樣降低功耗，在前端的時候就進行設計及相關驗證。
此外，由於降低功耗的設計越來越複雜，因此就必須進行更複雜的驗證程序。很多國際大廠及台灣的大公司，凡是做高階產品的，對此課題都很看重，我們稱之為「低功耗設計驗證」(Power Aware Design Verification)。隨之而來的當然就是相對應的低功率設計偵錯(Power Aware Debugging)。
新支援：SVTB語言
近一、兩年在驗證語言上，思源也有創新的成績。近年來廣為業界採用的System Verilog，這是從Verilog衍生出去擴展成的新語言，除了做傳統的邏輯設計的部份之外(System Verilog Design, SVD)；針對驗證方面可以分成System Verilog Assertion(簡稱SVA)，Assertion中文叫做斷言，可以藉此語言，寫一個條件去警示錯誤。SVA是一個新的語言，新語言代表的意義是：新的設計及驗證方法。
除了在過去兩三年早已支援SVD及SVA外，今年思源科技還新增支援System Verilog Test Bench(簡稱SVTB)語言。SVTB具備物件導向的高階驗證語言特性在設計偵錯上帶來全新的挑戰。
提高設計能見度
在協助客戶做設計偵錯工作的過程中，思源科技也持續努力協助廠商降低驗證成本。李新基強調，驗證是需要成本的，把驗證過程中的所有資料，鉅細靡遺都記錄下來，是需要要巨大成本的。
思源科技新推出的設計能見度增強系統，就是去解決這個問題，把這個時間壓縮，使用者不用花許多時間、空間去儲存大量資料，但是事後還是可以還原出來，而且保證要看的時候資料全部都在。
這項技術可以節省80%以上的時間跟空間，從另一個角度來看，因為時間空間節省了，設計團隊可以把省下來的時間，做好測試與驗證工作，確保產品品質，讓產品早一點面市。
思源強調，複雜的IC設計，讓驗證工作變得艱難，一不小心就打壞產品品質，並傷及公司信譽。協助IC設計驗證工作的強化，成為思源2009年最受業界矚目的技術。
思源科技產品行銷總監李新基「我們可以講Verification是裁判，Design是比賽的球員，以前是裁判告訴我們球員打得好不好。但是沒有人告訴我們裁判到底夠不夠資格，現在我們有工具可以做到」。
驗證的能力，怎麼保證？
過去IC先設計(Design)、後驗證(Verification)，好像是理所當然。但事實上，並沒有一個工具去再「驗證」所謂的「驗證系統」做得怎麼樣。如果「驗證系統」本身不好，雖然它檢測出來的結果，告訴你這個產品設計沒有錯，但是整個檢查的工作，可能並未盡善盡美。
思源科技產品行銷總監李新基舉了一個淺顯的例子，他說：「我們可以講 Verification是裁判，Design是比賽的球員，以前是裁判告訴我們球員打得好不好。但是沒有人告訴我們裁判到底夠不夠資格，現在我們有工具可以做到」。
從「時序收斂」到「驗證收斂」
過去，IC設計常談「時序收斂」(Timing Closure)，如今，設計之後的驗證工作到底要檢查到什麼地步才叫檢查完了，現在思源推出的新工具，就是專注在這個領域，告訴你哪裡沒有檢查到，加速驗證收斂的時間，讓設計符合規格，又稱為「驗證收斂」(Verification Closure)。
「驗證收斂」技術非常獨特，它可以告訴你整個驗證系統所做的模擬(Simulation)是否完整，在整個設計裡面，萬一某個地方有錯(Bug)，以你手上目前的驗證程序(Verification program)，有沒有辦法查出來等。
到底誰最需要「驗證收斂」這類工具呢？設計簡單的IC，由於掌握度高，所以驗證似乎不是什麼大問題。但自從系統單晶片(SOC)、各種功能智財(IP)這些東西加進來之後，複雜度有如一座高牆，任何一位IC設計工程師，根本不可能了解所有的設計。
同理，任何一位驗證工程師，也不可能了解整個規格，以及整個複雜的設計行為模式，因此，幾乎沒有人會否認--「IC設計越複雜，驗證工作就越容易出漏洞」。
商譽保衛戰：驗證滴水不漏
明明設計、驗證工作都跑完了，驗證報告也顯示沒有問題，但出貨後產品卻經不起客戶端的使用考驗，因此不但要從市場把產品回收，而且還對商譽造成莫大損失。這樣的痛苦經驗，都源於一件事：就是驗證工作沒有做到滴水不漏！！
幾年前，全世界對驗證收斂這件事最重視的，就是做CPU的公司，如今，凡是IC功能複雜、或銷售量大的產品，對於驗證工作，都必須嚴肅而審慎地面對！
迎接景氣回春，研發腳步不停歇
置身EDA產業，思源科技在全球的客戶家數，包括半導體大廠在內，總數超過400家，該公司對於客戶的研發動能，一向深有體會。
李新基表示，2009年雖然景氣冷峻，終端需求不振的時候，一些專注設計的公司，還是非常積極地開發新產品、投資新的專案。尤其是財務健全的公司，也許對外採購設備、工具的投資暫時比較保守，但對內在新產品的開發與投資上，「我們不覺得這樣的活動有減低，甚至是更積極」。
他接著說，「我想每個人的想法都是這樣，現在是down term我反而更有能量，更有時間，去做新的東西，大家都準備好，下一波來的時候，要搶攻這個市場」。
而電腦(Computer)、通訊(Communication)及消費性電子(Consumer)這3C市場，事實上並沒有消失。像中國、印度，這些市場都還存在，只是金融風暴讓大家的步調變得有點混亂，但並不代表這些市場消失。也許需求會往後拖一點，但時間不會拖得太久。
功能多、驗證複雜度高時代來臨
未來景氣回春，市場上可以預期的是，將會看到許多功能精彩的電子產品，而不是一味強調低成本低售價的產品。
如果開發一個新的、下一代的產品，驗證複雜度一定增高，驗證成本會增加，代表要花更多人力、時間來做驗證。如果有工具可以協助設計者進行驗證強化，就能夠節省驗證成本，包括驗證所需的人力及時間，甚至簡單到磁碟空間要花多少空間去存，這都在驗證強化的範圍裡。
李新基表示，客戶希望用更短的時間、花更少的成本、把驗證工作做到滴水不漏，這個需求未來會越來越強大。
不裁員、還增員
思源科技在景氣低迷的2009年，不但沒有任何裁員，還購併一家法國公司，並增加研發的人員。
原本思源的研發據點有四處，包括：台灣新竹總公司、美國聖荷西、上海，及中國廈門，加上新購併的法國公司，已增為五個據點，目前思源科技的全球員工人數已增至450人左右。
偵錯起家，佔過半營收
根據思源科技的統計，整個設計流程中，在設計後的偵錯(debug)的時間，大概占整個設計流程至少一半的時間。把錯找出來，讓設計者去解決，思源以此工具起家，目前偵錯軟體還是佔思源科技一半以上的營收。
低功耗設計偵錯
思源近年來在設計偵錯工具軟體，一直持續下功夫，不斷加入新功能來克服最新驗證方法帶來的偵錯挑戰。
首先是「低功耗設計驗證」(Power Aware Design Verification)。雖然「低功耗設計」已經談了很多年，但過去都會在後端實體的設計才做，但這一、兩年已開始往前端做，也就是在邏輯設計、功能設計的階段，就必須要把未來怎麼管理功率、怎樣降低功耗，在前端的時候就進行設計及相關驗證。
此外，由於降低功耗的設計越來越複雜，因此就必須進行更複雜的驗證程序。很多國際大廠及台灣的大公司，凡是做高階產品的，對此課題都很看重，我們稱之為「低功耗設計驗證」(Power Aware Design Verification)。隨之而來的當然就是相對應的低功率設計偵錯(Power Aware Debugging)。
新支援：SVTB語言
近一、兩年在驗證語言上，思源也有創新的成績。近年來廣為業界採用的System Verilog，這是從Verilog衍生出去擴展成的新語言，除了做傳統的邏輯設計的部份之外(System Verilog Design, SVD)；針對驗證方面可以分成System Verilog Assertion(簡稱SVA)，Assertion中文叫做斷言，可以藉此語言，寫一個條件去警示錯誤。SVA是一個新的語言，新語言代表的意義是：新的設計及驗證方法。
除了在過去兩三年早已支援SVD及SVA外，今年思源科技還新增支援System Verilog Test Bench(簡稱SVTB)語言。SVTB具備物件導向的高階驗證語言特性在設計偵錯上帶來全新的挑戰。
提高設計能見度
在協助客戶做設計偵錯工作的過程中，思源科技也持續努力協助廠商降低驗證成本。李新基強調，驗證是需要成本的，把驗證過程中的所有資料，鉅細靡遺都記錄下來，是需要要巨大成本的。
思源科技新推出的設計能見度增強系統，就是去解決這個問題，把這個時間壓縮，使用者不用花許多時間、空間去儲存大量資料，但是事後還是可以還原出來，而且保證要看的時候資料全部都在。
這項技術可以節省80%以上的時間跟空間，從另一個角度來看，因為時間空間節省了，設計團隊可以把省下來的時間，做好測試與驗證工作，確保產品品質，讓產品早一點面市。
