ASIC 設計服務暨 IP 研發銷售領導廠商 ─智原科技（Faraday Technology, TAIEX: 3035）於今日發表65nm及55nm的超輕巧IO--miniIO™。相較於一般IO pad，miniIO™可大幅節省晶片面積。以500個接腳的IO pad設計為例，miniIO™可減少40%的面積，同時兼具穩固的ESD效能及相同的程式化IO功能。智原的65nm/ 55nm miniIO™可支援廣泛的多電壓（multi-voltage: 1.8V-3.3V）應用，現已通過完整的矽驗證，開始供應給IC設計廠商。
智原65nm/ 55nm miniIO™的pad間距小於目前一般IC封裝廠的間距作業標準（交錯式pad間距25um ），支援 Tri-Tier Bonding和 BOAC，bonding 間距可縮小至16-17um，以因應日趨精密複雜的單晶片系統（SOC）設計對於高腳數（high-pin-counts）的需求。除此之外，新上市的miniIO™同時提供寬度最小可至17um的power pads、輸入I/O buffers及輸出/ bi-di I/O buffers；從節省晶片面積的成效來看，以500個接腳的晶片為例，採用17um pad間距miniIO™的晶片面積只有6.38mm²，相較於pad間距35um（22.8mm²）與25um（12.43mm²）的晶片，分別可省下72%及50%的面積。
智原科技研發處長陳治弘表示：「我們很高興能夠推出優於封裝廠作業規格的IO cell解決方案。智原憑藉多年在IO領域的技術及開發經驗，致力於提供完整的miniIO™系列，半年時間內即陸續推出0.13um、90nm、65nm及55nm的miniIO™，全系列皆具備整合容易、設計彈性高的特性，可滿足客戶在各個應用領域的需求。」
智原科技策略長王國雍接著表示：「間距極小的智原miniIO™十分適合應用於55nm/ 65nm等高整合度的先進製程晶片上，尤其應用在pad-limited的設計上，將可大幅減少晶片成本，所以使得miniIO™在新推出之際即受多家客戶詢問。目前已確定智原將與某國際大廠進行合作，將miniIO™搭配同樣也是市場高度評價的65nm/ 55nm miniLib™及PowerSlash™，爲客戶就整體解決方案，創造出更高的CP值。」
智原65nm/ 55nm miniIO™的pad間距小於目前一般IC封裝廠的間距作業標準（交錯式pad間距25um ），支援 Tri-Tier Bonding和 BOAC，bonding 間距可縮小至16-17um，以因應日趨精密複雜的單晶片系統（SOC）設計對於高腳數（high-pin-counts）的需求。除此之外，新上市的miniIO™同時提供寬度最小可至17um的power pads、輸入I/O buffers及輸出/ bi-di I/O buffers；從節省晶片面積的成效來看，以500個接腳的晶片為例，採用17um pad間距miniIO™的晶片面積只有6.38mm²，相較於pad間距35um（22.8mm²）與25um（12.43mm²）的晶片，分別可省下72%及50%的面積。
智原科技研發處長陳治弘表示：「我們很高興能夠推出優於封裝廠作業規格的IO cell解決方案。智原憑藉多年在IO領域的技術及開發經驗，致力於提供完整的miniIO™系列，半年時間內即陸續推出0.13um、90nm、65nm及55nm的miniIO™，全系列皆具備整合容易、設計彈性高的特性，可滿足客戶在各個應用領域的需求。」
智原科技策略長王國雍接著表示：「間距極小的智原miniIO™十分適合應用於55nm/ 65nm等高整合度的先進製程晶片上，尤其應用在pad-limited的設計上，將可大幅減少晶片成本，所以使得miniIO™在新推出之際即受多家客戶詢問。目前已確定智原將與某國際大廠進行合作，將miniIO™搭配同樣也是市場高度評價的65nm/ 55nm miniLib™及PowerSlash™，爲客戶就整體解決方案，創造出更高的CP值。」
