目前，處理器的核心邏輯、FPGA和其他高性能CMOS IC的工作電壓通常在2.5V以下，它們的工作電壓將隨製程尺寸的縮小而進一步降低。但是，由於人們不斷追求系統總體性能的提升，典型的電流消耗卻在快速增大。
與此同時，分散式電源架構(DPA)已成為提高功率轉換與分配效率的主導技術。這些架構需要採用負載點(POL)轉換器，將一般為12V左右的中間直流匯流排電壓降低到具有特殊電壓域的單個IC或者一組元件所需的工作電壓。這種同步降壓技術由於結構簡單、可靠性佳、相對效率較高，已成為倍受青睞的POL轉換器技術。
隨著處理器和FPGA逐漸採用低於1.0V的電源電壓，電源設計者在POL轉換器的設計過程中正面臨著如何將效率最佳化和增大功率密度的雙重挑戰。為最大限度地減少功率損耗，POL同步降壓轉換器中的控制與同步MOSFET最好分別進行最佳化設計，這一點比以往任何時候都顯得更加重要。設計工程師必須掌握有關功率MOSFET晶片、寄生效應、封裝設計與板級設計的知識和技巧，以實現真正最佳的設計方案。
同步降壓轉換器的特性與損耗
在一個完整的開關週期內對同步降壓轉換器的工作特性進行分析，有利於掌握同步降壓轉換器內各個MOSFET的不同工作狀態。圖1顯示轉換器的電路原理圖，用來說明控制FET和同步FET的功能。
當控制FET Q1導通，同步FET Q2關閉，電感電流上升，在電感的磁場中儲存能量時，考慮將圖1與圖2相關聯的時序圖一起分析。該電流流過圖1所示的外迴路，依次流過電源、Q1、Lo、Ro、接地，然後回到電源。在這個工作週期的最後，Q1關閉，Q2仍然短暫維持幾個奈秒的關閉狀態，以防止擊穿。為最大限度地減少損耗，這個死區時間必須盡可能得短，以防止兩個FET同時出現交叉導通。在死區時間內，電流通路流過電感、負載，並返回Q2的體二極體，同步FET的汲極電壓降到-0.7V。在死區時間過後，Q2導通(沒有源汲極電壓)，這一狀態稱為零電壓軟開關。當Q2導通時，電感中能量被釋放，電感電流下降，同時Q1在該工作週期剩餘時間內保持關閉。在下一週期開始之前，Q2再次暫時關閉一段時間，電感、Q2或Q1中沒有電流。如果仍然有電流流過，那麼快速變為零的電感電流將會形成一個電壓尖脈衝，這會帶來其他問題，本文稍後再討論。在死區時間過後，Q1導通，上述過程重複進行。如果電流為零，那麼電感電流的快速增大將會再次形成一個電壓尖脈衝，這也會帶來其他問題，本文稍後再討論。
考慮在負載點應用中的降壓轉換器，假設降壓轉換器通過12V直流輸入為低壓CMOS處理器核心提供1.2V電壓。該工作週期比大約為10~15%，這也是控制FET、Q1導通的週期，因此Q1中的傳導損耗相對較低。但是Q1工作在硬開關狀態下，這使得開關損耗成為這一部分電路中的主要損耗。同步FET、Q2的導通時間大約占整個工作週期的85~90%，因此電路損耗以傳導損耗為主，零電壓的軟開關機制產生的開關損耗可以忽略不計。
一般而言，應該對控制FET進行最佳化以降低開關損耗，並通過降低RDS(ON)來減少同步FET的損耗，以最大限度減少傳導損耗。實際上，同步降壓的操作需要利用控制FET和同步FET的某些附加特性，最大限度地減少寄生效應帶來的損耗，這包括由Miller電容導致的同步FET的Cdv/dt感應導通，以及控制FET閘極的電感效應。隨著典型的開關頻率不斷增大，降低這些損耗正變得越來越重要。電晶體尺寸和製造技術是最重要的因素，但是封裝級元件的特性以及轉換器的設計對此也有重要影響。
同步FET的特性
圖3顯出同步FET的開關波形，以說明為何軟開關產生的損耗可以忽略。在閘電壓達到臨界值之前，體二極體具有負載電流，汲極電壓維持在-0.7V。當電壓超過閘電壓臨界值後，汲極電流逐步轉移到FET的溝道中，汲極電壓變為-100mV或者更低。當控制FET導通，將轉換節點的電壓上拉到接近電源電壓，使二極體反向偏置並關閉，並對同步FET的輸出電容充電時，體二極體的反向恢復損耗和輸出電容損耗主要出現在控制FET中。
圖4公式描述同步FET的損耗部分。由於傳導損耗通常佔主要部分，所以自然的反應就是選擇具有較大矽面積的MOSFET，以最大限度地降低RDS(ON)。但是，較大的矽面積只會導致較高的電荷量，這意味著將產生閘極驅動器損耗。溝槽式MOSFET結構不但具有較低的RDS(ON)，而且不會儲存過多的電荷。實際上，選擇導通電阻最低的溝槽式MOSFET不一定能夠確保損耗最低。例如，合適的同步FET也必須具備較高的抗Cdv/dt感應導通的能力，這與閘電荷緊密相關。
當控制FET導通時會出現Cdv/dt感應導通現象，因為轉換節點電流的快速上升將透過Cgd電容在同步FET的閘極上感應出一個電壓突波。這個突波可能大到足以在控制FET導通的同時使同步FET瞬間導通，從而在電源電壓之間形成短路。
雖然導通時間只有幾個奈秒，但與現今溝槽式MOSFET的低RDS(ON)性能相比，在Cdv/dt感應導通過程中帶來的損耗是不可忽視的。例如，相比RDS(ON)低10%的類似元件，針對高Cdv/dt導通進行抗擾性最佳化設計的MOSFET，在1MHz頻率和10A電流下功率損耗減少了18%。即使在輕負載的情?下，最佳化設計所得到的效率提升也十分重要，因為Cdv/dt損耗與負載電流的開關並不是很大。
避免出現Cdv/dt損耗的關鍵在於確保較低的閘-漏電荷Qgd，以及較低的電荷比。這裡的電荷比是指Qgd/Qgs1，是用來衡量元件Cdv/dt抗擾能力的一個參數。Qgs1決定了閘極從接地轉換為導通臨界電壓所需的電荷量。Qgd是指當汲極電壓上升到15V時的Cgd電荷。根據經驗，低於1.4的電荷比就足以消除Cdv/dt導通效應。
因此，在選用溝槽式FET以盡量減少傳導損耗時，還應該估算元件的Qgd和電荷比Qgd/Qgs1。在生產溝槽FET的結構中，帶狀排列通過消除單元之間大量的"死區(dead space)"，相比胞狀結構具有更低的閘電荷。帶狀排列結構本身也比較穩固。這種結構具有較少的銳轉角，此一特點有兩種好處：能夠消除高電場集中的現象以及物理實現的缺陷，這些問題容易導致早期電壓擊穿。
對於防止Cdv/dt感應導通問題，選擇低阻抗封裝技術也會獲得很好的改進效果。在系統級，使用低阻抗驅動器或者增加小型的閘電容也能夠防止此一現象。
最佳化控制FET
圖5顯示了控制FET在導通轉換過程中的工作特性。關閉過程是導通過程的鏡像，在汲極電流和汲極電壓之間重疊的部分會出現開關損耗。當閘電壓上升到超過臨界值電壓時，汲極電流將從零增大到電感電流，同時汲極電壓保持為Vin。當汲極電流等於電感電流時，汲極電壓開始下降，同時轉換節點電壓向電源電壓攀升。在這一過程中，閘電壓保持在Miller Plateau狀態。當汲極電壓由於I×RDS(ON)的積而下降到接近零伏時，這一開關轉換過程就完成了。
在圖5中，Qgs2是當驅動電壓持續增大並超過臨界值電壓時累積的閘電荷，Qgd是在Miller電容上累積的閘電荷，總體開關電荷等於Qgs2與Qgd的和。
圖6的公式顯示出在整個過程中控制FET內的損耗。開關損耗包括導通損耗和關閉損耗，該公式表明整個開關損耗取決於開關頻率、輸入電壓和驅動器的速度。其他損耗包括傳導損耗、輸出電容損耗(Qoss)和驅動器損耗。傳導損耗與工作週期比有關，驅動器損耗與閘電荷有關。在實際設計過程中，需要在傳導損耗和開關損耗二者之間，以及降低閘電荷和減小輸出電容二者之間進行折衷。
封裝級設計的注意事項
目前出現了多種旨在減少電阻抗和熱阻抗的功率封裝技術，它們能提高包括控制FET和同步FET在內的各種MOSFET應用的性能和可靠性。例如，Copperstrap裝技術採用具有較大橫截面面積的銅導線連接電源和導線框架，消除了傳統鍵合線封裝製程中固有的高電感和高電阻問題。這不僅將封裝電源的電感降低了45%以上，而且將無裸片封裝的電阻減少了37%。這對於RDS(ON)損耗占主要地位的同步FET應用而言是大有裨益的。Copperstrap封裝技術沿用了既有的SO-8表面貼尺寸，可直接替換常規的SO-8功率MOSFET。
PowerPak封裝技術在此基礎上進一步做了改進，它將汲極暴露出來，允許直接焊接到板子上。這種技術與Copperstrap和標準的SO-8封裝技術相比，不但將封裝電阻減少了20%，而且大大降低了結與PCB之間的熱阻抗，同時還有效利用了PCB的吸熱特性。DirectFET封裝技術如圖7所示，它將裸片進行了翻轉，將閘極和源極都暴露出來，允許直接焊接到板子上。頂面上暴露的汲極直接與金屬殼連接，金屬殼向下延伸到電路板，可以焊接到PCB上的散熱焊盤上。DirectFET封裝技術將無裸片封裝的電阻值減少到0.15mΩ，將電感降低到0.1mH，將閘源結到管殼的熱阻降低到1°C/W，將汲極的熱阻降低到1.4°C/W。
除了能減少封裝的寄生效應之外，DirectFET封裝技術還提高了元件的散熱性能。由於裸片被翻轉，汲極可以直接與頂層的金屬電極相連，從而增大元件向周圍散熱的能力，能防止PCB出現熱飽和現象。此外，還能方便地在DirectFET封裝的頂部連接散熱器，進一步提高元件向周圍散熱的能力。
DirectFET封裝技術還能最大限度地降低共源極電感。共源極電感是一種取決於驅動電路與控制FET的連接方式的系統級現象。如果驅動電路共用一個具有高電流power train的小型迴路電感，那麼di/dt感應的電壓就會與閘極驅動迴路相串聯。這將會影響電晶體導通時的驅動電壓，同時妨礙電晶體關閉過程中閘極放電的速度。實際上，1nH的共源極電感在30A和500kHz情況下就會將開關損耗增大1W以上。
為了克服這一問題，採用DirectFET封裝的功率MOSFET允許閘極回路以Kelvin接觸的方式單獨連接到源極接點，從而將PCB的電感與閘極迴路分離開。這種Kelvin連接對於其他沒有暴露源極和閘極的封裝是無法實現的。
板級設計同樣會對過電壓突波、Cdv/dt感應導通以及總體效率等產生影響。例如，為實現高效的輸入電流回路，不僅需要使用低阻抗封裝，如同步FET分別與電源和地的連接阻抗都很低，還要用金屬銅填充板上的剩餘空間，並將陶瓷旁路電容放置在高壓側FET附近。這些都有利於在轉換節點上獲得乾淨的方波(圖8中的Vsw)，並減少過電壓和Cdv/dt感應導通現象。
為最大限度地減少驅動器損耗，提高開關速度，應該將驅動電路放置在距離控制FET盡可能近的地方。這可以通過使用PCB背面來實現。控制IC應該放置在沒有雜訊的接地面上，回授感測電阻應該放置在距離IC較近而遠離負載的地方。分離的信號地和電源地應該連接在同一個點上，解耦電容應該放置在距離IC較近的位置。
更高的額定電流
在考慮能提高同步降壓轉換器的電流處理能力並克服發熱問題的技術時，開關頻率更高(高於500kHz)和典型導通電阻低於2mΩ的趨勢，使並聯連接MOSFET變得不可取。例如，在同步FET中，傳導損耗占主導地位，元件之間的導通電阻必須匹配(因為20%的電阻偏差將會導致40%的傳導損耗變化)，因此我們不能混用不同批號或者不同廠商的元件。
對控制FET而言，閘極電壓的振鈴現象會出現在兩個FET並聯放置時形成的低阻抗通路中。這會大大增加開關損耗，甚至會損壞元件。通過在低阻抗迴路中增加兩個分離的閘極電阻，可以實現一定的阻尼。
對動態電流共用的需求進一步增大了並聯MOSFET實現的難度。具有最低臨界值電壓的元件總是最先導通、最後關閉，從而產生大部分的開關損耗。除了能減少振鈴現象之外，分離的閘極電阻還能有效實現FET的解耦，以改善電流共用效果。但是，額外的閘極電阻會增大開關損耗，因此最好不要並行連接控制FET，而是選擇具有更高額定峰值電流的FET，或者增加一個轉換相位。
控制FET與同步FET晶片組
某些元件廠商以晶片組的形式提供成對的MOSFET，專門針對控制FET和同步FET的功能進行了設計最佳化。例如，國際整流器公司推出了針對同步降壓轉換器應用而設計的多種MOSFET對，它們具有不同的額定電流和工作電壓。在這些元件中，控制FET IRF6617和同步FET IRF6611是30V的元件，在每相額定電流高達20A的轉換器設計中只需使用一個控制FET和一個同步FET。
IRF6617具有低達11nC的Qg，以降低開關損耗。當在VGS=10V時，RDS(ON)為8.1mΩ。IRF6611在VGS=10V時的RDS(ON)低至2mΩ，與此同時，12nC的Qgd和1.22的電荷比使該元件具有較高的Cdv/dt抗擾性。這兩種元件都採用了DirectFET封裝技術，能最大限度地減少寄生效應，提高元件的散熱能力。對功率需求更高的應用，還有更大的MOSFET晶片組可供選擇。
結論
POL應用對先進的同步降壓轉換器的需求，要求控制FET和同步FET在性能、製造和封裝三個方面都應經過高度最佳化。市場上已有的功率晶片組包括經過共同最佳化的控制FET和同步FET元件，它們提前解決了很多技術挑戰，使電源設計工程師能快速實現高效而有效的解決方案。
與此同時，分散式電源架構(DPA)已成為提高功率轉換與分配效率的主導技術。這些架構需要採用負載點(POL)轉換器，將一般為12V左右的中間直流匯流排電壓降低到具有特殊電壓域的單個IC或者一組元件所需的工作電壓。這種同步降壓技術由於結構簡單、可靠性佳、相對效率較高，已成為倍受青睞的POL轉換器技術。
隨著處理器和FPGA逐漸採用低於1.0V的電源電壓，電源設計者在POL轉換器的設計過程中正面臨著如何將效率最佳化和增大功率密度的雙重挑戰。為最大限度地減少功率損耗，POL同步降壓轉換器中的控制與同步MOSFET最好分別進行最佳化設計，這一點比以往任何時候都顯得更加重要。設計工程師必須掌握有關功率MOSFET晶片、寄生效應、封裝設計與板級設計的知識和技巧，以實現真正最佳的設計方案。
同步降壓轉換器的特性與損耗
在一個完整的開關週期內對同步降壓轉換器的工作特性進行分析，有利於掌握同步降壓轉換器內各個MOSFET的不同工作狀態。圖1顯示轉換器的電路原理圖，用來說明控制FET和同步FET的功能。
當控制FET Q1導通，同步FET Q2關閉，電感電流上升，在電感的磁場中儲存能量時，考慮將圖1與圖2相關聯的時序圖一起分析。該電流流過圖1所示的外迴路，依次流過電源、Q1、Lo、Ro、接地，然後回到電源。在這個工作週期的最後，Q1關閉，Q2仍然短暫維持幾個奈秒的關閉狀態，以防止擊穿。為最大限度地減少損耗，這個死區時間必須盡可能得短，以防止兩個FET同時出現交叉導通。在死區時間內，電流通路流過電感、負載，並返回Q2的體二極體，同步FET的汲極電壓降到-0.7V。在死區時間過後，Q2導通(沒有源汲極電壓)，這一狀態稱為零電壓軟開關。當Q2導通時，電感中能量被釋放，電感電流下降，同時Q1在該工作週期剩餘時間內保持關閉。在下一週期開始之前，Q2再次暫時關閉一段時間，電感、Q2或Q1中沒有電流。如果仍然有電流流過，那麼快速變為零的電感電流將會形成一個電壓尖脈衝，這會帶來其他問題，本文稍後再討論。在死區時間過後，Q1導通，上述過程重複進行。如果電流為零，那麼電感電流的快速增大將會再次形成一個電壓尖脈衝，這也會帶來其他問題，本文稍後再討論。
考慮在負載點應用中的降壓轉換器，假設降壓轉換器通過12V直流輸入為低壓CMOS處理器核心提供1.2V電壓。該工作週期比大約為10~15%，這也是控制FET、Q1導通的週期，因此Q1中的傳導損耗相對較低。但是Q1工作在硬開關狀態下，這使得開關損耗成為這一部分電路中的主要損耗。同步FET、Q2的導通時間大約占整個工作週期的85~90%，因此電路損耗以傳導損耗為主，零電壓的軟開關機制產生的開關損耗可以忽略不計。
一般而言，應該對控制FET進行最佳化以降低開關損耗，並通過降低RDS(ON)來減少同步FET的損耗，以最大限度減少傳導損耗。實際上，同步降壓的操作需要利用控制FET和同步FET的某些附加特性，最大限度地減少寄生效應帶來的損耗，這包括由Miller電容導致的同步FET的Cdv/dt感應導通，以及控制FET閘極的電感效應。隨著典型的開關頻率不斷增大，降低這些損耗正變得越來越重要。電晶體尺寸和製造技術是最重要的因素，但是封裝級元件的特性以及轉換器的設計對此也有重要影響。
同步FET的特性
圖3顯出同步FET的開關波形，以說明為何軟開關產生的損耗可以忽略。在閘電壓達到臨界值之前，體二極體具有負載電流，汲極電壓維持在-0.7V。當電壓超過閘電壓臨界值後，汲極電流逐步轉移到FET的溝道中，汲極電壓變為-100mV或者更低。當控制FET導通，將轉換節點的電壓上拉到接近電源電壓，使二極體反向偏置並關閉，並對同步FET的輸出電容充電時，體二極體的反向恢復損耗和輸出電容損耗主要出現在控制FET中。
圖4公式描述同步FET的損耗部分。由於傳導損耗通常佔主要部分，所以自然的反應就是選擇具有較大矽面積的MOSFET，以最大限度地降低RDS(ON)。但是，較大的矽面積只會導致較高的電荷量，這意味著將產生閘極驅動器損耗。溝槽式MOSFET結構不但具有較低的RDS(ON)，而且不會儲存過多的電荷。實際上，選擇導通電阻最低的溝槽式MOSFET不一定能夠確保損耗最低。例如，合適的同步FET也必須具備較高的抗Cdv/dt感應導通的能力，這與閘電荷緊密相關。
當控制FET導通時會出現Cdv/dt感應導通現象，因為轉換節點電流的快速上升將透過Cgd電容在同步FET的閘極上感應出一個電壓突波。這個突波可能大到足以在控制FET導通的同時使同步FET瞬間導通，從而在電源電壓之間形成短路。
雖然導通時間只有幾個奈秒，但與現今溝槽式MOSFET的低RDS(ON)性能相比，在Cdv/dt感應導通過程中帶來的損耗是不可忽視的。例如，相比RDS(ON)低10%的類似元件，針對高Cdv/dt導通進行抗擾性最佳化設計的MOSFET，在1MHz頻率和10A電流下功率損耗減少了18%。即使在輕負載的情?下，最佳化設計所得到的效率提升也十分重要，因為Cdv/dt損耗與負載電流的開關並不是很大。
避免出現Cdv/dt損耗的關鍵在於確保較低的閘-漏電荷Qgd，以及較低的電荷比。這裡的電荷比是指Qgd/Qgs1，是用來衡量元件Cdv/dt抗擾能力的一個參數。Qgs1決定了閘極從接地轉換為導通臨界電壓所需的電荷量。Qgd是指當汲極電壓上升到15V時的Cgd電荷。根據經驗，低於1.4的電荷比就足以消除Cdv/dt導通效應。
因此，在選用溝槽式FET以盡量減少傳導損耗時，還應該估算元件的Qgd和電荷比Qgd/Qgs1。在生產溝槽FET的結構中，帶狀排列通過消除單元之間大量的"死區(dead space)"，相比胞狀結構具有更低的閘電荷。帶狀排列結構本身也比較穩固。這種結構具有較少的銳轉角，此一特點有兩種好處：能夠消除高電場集中的現象以及物理實現的缺陷，這些問題容易導致早期電壓擊穿。
對於防止Cdv/dt感應導通問題，選擇低阻抗封裝技術也會獲得很好的改進效果。在系統級，使用低阻抗驅動器或者增加小型的閘電容也能夠防止此一現象。
最佳化控制FET
圖5顯示了控制FET在導通轉換過程中的工作特性。關閉過程是導通過程的鏡像，在汲極電流和汲極電壓之間重疊的部分會出現開關損耗。當閘電壓上升到超過臨界值電壓時，汲極電流將從零增大到電感電流，同時汲極電壓保持為Vin。當汲極電流等於電感電流時，汲極電壓開始下降，同時轉換節點電壓向電源電壓攀升。在這一過程中，閘電壓保持在Miller Plateau狀態。當汲極電壓由於I×RDS(ON)的積而下降到接近零伏時，這一開關轉換過程就完成了。
在圖5中，Qgs2是當驅動電壓持續增大並超過臨界值電壓時累積的閘電荷，Qgd是在Miller電容上累積的閘電荷，總體開關電荷等於Qgs2與Qgd的和。
圖6的公式顯示出在整個過程中控制FET內的損耗。開關損耗包括導通損耗和關閉損耗，該公式表明整個開關損耗取決於開關頻率、輸入電壓和驅動器的速度。其他損耗包括傳導損耗、輸出電容損耗(Qoss)和驅動器損耗。傳導損耗與工作週期比有關，驅動器損耗與閘電荷有關。在實際設計過程中，需要在傳導損耗和開關損耗二者之間，以及降低閘電荷和減小輸出電容二者之間進行折衷。
封裝級設計的注意事項
目前出現了多種旨在減少電阻抗和熱阻抗的功率封裝技術，它們能提高包括控制FET和同步FET在內的各種MOSFET應用的性能和可靠性。例如，Copperstrap裝技術採用具有較大橫截面面積的銅導線連接電源和導線框架，消除了傳統鍵合線封裝製程中固有的高電感和高電阻問題。這不僅將封裝電源的電感降低了45%以上，而且將無裸片封裝的電阻減少了37%。這對於RDS(ON)損耗占主要地位的同步FET應用而言是大有裨益的。Copperstrap封裝技術沿用了既有的SO-8表面貼尺寸，可直接替換常規的SO-8功率MOSFET。
PowerPak封裝技術在此基礎上進一步做了改進，它將汲極暴露出來，允許直接焊接到板子上。這種技術與Copperstrap和標準的SO-8封裝技術相比，不但將封裝電阻減少了20%，而且大大降低了結與PCB之間的熱阻抗，同時還有效利用了PCB的吸熱特性。DirectFET封裝技術如圖7所示，它將裸片進行了翻轉，將閘極和源極都暴露出來，允許直接焊接到板子上。頂面上暴露的汲極直接與金屬殼連接，金屬殼向下延伸到電路板，可以焊接到PCB上的散熱焊盤上。DirectFET封裝技術將無裸片封裝的電阻值減少到0.15mΩ，將電感降低到0.1mH，將閘源結到管殼的熱阻降低到1°C/W，將汲極的熱阻降低到1.4°C/W。
除了能減少封裝的寄生效應之外，DirectFET封裝技術還提高了元件的散熱性能。由於裸片被翻轉，汲極可以直接與頂層的金屬電極相連，從而增大元件向周圍散熱的能力，能防止PCB出現熱飽和現象。此外，還能方便地在DirectFET封裝的頂部連接散熱器，進一步提高元件向周圍散熱的能力。
DirectFET封裝技術還能最大限度地降低共源極電感。共源極電感是一種取決於驅動電路與控制FET的連接方式的系統級現象。如果驅動電路共用一個具有高電流power train的小型迴路電感，那麼di/dt感應的電壓就會與閘極驅動迴路相串聯。這將會影響電晶體導通時的驅動電壓，同時妨礙電晶體關閉過程中閘極放電的速度。實際上，1nH的共源極電感在30A和500kHz情況下就會將開關損耗增大1W以上。
為了克服這一問題，採用DirectFET封裝的功率MOSFET允許閘極回路以Kelvin接觸的方式單獨連接到源極接點，從而將PCB的電感與閘極迴路分離開。這種Kelvin連接對於其他沒有暴露源極和閘極的封裝是無法實現的。
板級設計同樣會對過電壓突波、Cdv/dt感應導通以及總體效率等產生影響。例如，為實現高效的輸入電流回路，不僅需要使用低阻抗封裝，如同步FET分別與電源和地的連接阻抗都很低，還要用金屬銅填充板上的剩餘空間，並將陶瓷旁路電容放置在高壓側FET附近。這些都有利於在轉換節點上獲得乾淨的方波(圖8中的Vsw)，並減少過電壓和Cdv/dt感應導通現象。
為最大限度地減少驅動器損耗，提高開關速度，應該將驅動電路放置在距離控制FET盡可能近的地方。這可以通過使用PCB背面來實現。控制IC應該放置在沒有雜訊的接地面上，回授感測電阻應該放置在距離IC較近而遠離負載的地方。分離的信號地和電源地應該連接在同一個點上，解耦電容應該放置在距離IC較近的位置。
更高的額定電流
在考慮能提高同步降壓轉換器的電流處理能力並克服發熱問題的技術時，開關頻率更高(高於500kHz)和典型導通電阻低於2mΩ的趨勢，使並聯連接MOSFET變得不可取。例如，在同步FET中，傳導損耗占主導地位，元件之間的導通電阻必須匹配(因為20%的電阻偏差將會導致40%的傳導損耗變化)，因此我們不能混用不同批號或者不同廠商的元件。
對控制FET而言，閘極電壓的振鈴現象會出現在兩個FET並聯放置時形成的低阻抗通路中。這會大大增加開關損耗，甚至會損壞元件。通過在低阻抗迴路中增加兩個分離的閘極電阻，可以實現一定的阻尼。
對動態電流共用的需求進一步增大了並聯MOSFET實現的難度。具有最低臨界值電壓的元件總是最先導通、最後關閉，從而產生大部分的開關損耗。除了能減少振鈴現象之外，分離的閘極電阻還能有效實現FET的解耦，以改善電流共用效果。但是，額外的閘極電阻會增大開關損耗，因此最好不要並行連接控制FET，而是選擇具有更高額定峰值電流的FET，或者增加一個轉換相位。
控制FET與同步FET晶片組
某些元件廠商以晶片組的形式提供成對的MOSFET，專門針對控制FET和同步FET的功能進行了設計最佳化。例如，國際整流器公司推出了針對同步降壓轉換器應用而設計的多種MOSFET對，它們具有不同的額定電流和工作電壓。在這些元件中，控制FET IRF6617和同步FET IRF6611是30V的元件，在每相額定電流高達20A的轉換器設計中只需使用一個控制FET和一個同步FET。
IRF6617具有低達11nC的Qg，以降低開關損耗。當在VGS=10V時，RDS(ON)為8.1mΩ。IRF6611在VGS=10V時的RDS(ON)低至2mΩ，與此同時，12nC的Qgd和1.22的電荷比使該元件具有較高的Cdv/dt抗擾性。這兩種元件都採用了DirectFET封裝技術，能最大限度地減少寄生效應，提高元件的散熱能力。對功率需求更高的應用，還有更大的MOSFET晶片組可供選擇。
結論
POL應用對先進的同步降壓轉換器的需求，要求控制FET和同步FET在性能、製造和封裝三個方面都應經過高度最佳化。市場上已有的功率晶片組包括經過共同最佳化的控制FET和同步FET元件，它們提前解決了很多技術挑戰，使電源設計工程師能快速實現高效而有效的解決方案。
