多年以來，作為業界主流產品的類比鎖相迴路(PLL)已被熟知，類比鎖相迴路性能穩定，可為頻率合成和抖動消除提供低成本的解決方案，工作頻率高達8GHz及以上。然而新興以直接數位頻率合成技術(DDS)為基礎的數位鎖相迴路在某些應用中極具競爭力。本文比較了類比鎖相迴路和以DDS為基礎的數位鎖相迴路之間的差異，以及如何利用這些差異來指導設計人員選擇最佳的解決方案。
數位鎖相迴路利用數位邏輯實現傳統的鎖相迴路模組。雖然實現數位鎖相迴路的方法有很多，但本文只介紹以DDS為基礎的數位鎖相迴路架構。
圖1所示的是典型的類比鎖相迴路。輸入信號首先進入參考電壓分頻器，參考電壓分頻器可降低輸入相位偵測器的信號頻率。在鎖相迴路中，參考電壓分頻器的設置非常關鍵。如果設計人員必須使用大的分頻比降低相位偵測頻率來產生期望的輸出信號，那?迴路頻寬就會受到限制。下文將會對這一點進行詳細說明。
數位鎖相迴路架構
在類比鎖相迴路中，相位偵測器產生上升或下降的電流脈衝，其持續時間與參考電壓信號和回授信號的相差成正比。而對於數位鎖相迴路，相位偵測器的輸出是與輸入參考信號緣和回授信號緣的時間差成正比的數位量。這些數位量被送入數位迴路濾波器，完成濾波並對相位偵測器的輸出進行積分。迴路濾波器的參數是數字型的，但可以較容易的改變，同時，與類比鎖相迴路不同，其大小沒有限制。另外，數位相位偵測器不受熱雜訊、老化或漂移以及電荷泵失配或洩漏的影響。而在類比鎖相迴路中，當電荷泵中的電晶體沒有完全關斷或其他洩漏導致壓控振盪器(VCO)中有不希望的電壓變化時，都會發生電荷泵洩漏。另外，類比鎖相迴路中電荷泵洩漏和驅動器上升/下降電流的失配會導致輸出信號的頻譜在相位偵測器頻率上出現突波，而數位鎖相迴路由於沒有電荷泵，因此避免了這種現象發生。
在以DDS為基礎的數位鎖相迴路中，直接數位頻率合成(DDS)和數位類比轉換器(DAC)代替了傳統的壓控振盪器(VCO)。DDS的輸入是數位調諧字，用於設置輸出信號的頻率。這與VCO類似，VCO的類比輸入電壓用於調節輸出信號的頻率。在1GHz頻率下運行的DDS的調諧頻率範圍DC~400MHz。如果利用奈奎斯特頻率(DAC取樣速率的一半)以上的DAC鏡像作?信號，頻率範圍還可以進一步增大。DAC的輸出被送到外部低通重構濾波器中，以濾除不需要的諧波，然後再回授到內建的回授分頻器中，這樣就形成了封閉迴路。
數位鎖相迴路中的重構濾波器是類比鎖相迴路中沒有的部分。低通濾波器濾除基頻頻率以上的頻率信號。根據濾波需求以及輸出頻率與奈奎斯特頻率的接近程度，通常會採用五階或七階低通濾波器。之後，正弦波被送入扇出緩衝器中，以產生方波時脈輸出信號。為了濾除附加雜訊或允許鎖相迴路工作於奈奎斯特頻率以上，可使用帶通濾波器代替低通濾波器。這時有可能在輸出頻率或低於輸出頻率的地方出現沒有濾除的雜散波，因此設計者必須謹慎做出頻率規劃，在不會出現問題的頻率上運行DAC。
優勢
一旦理解了數位鎖相迴路中的各個組成模組，我們就能夠開始認識到與這些數位單元相關的優勢。首先，數位鎖相迴路非常適合頻率轉換應用。例如，將普通的19.44MHz的時脈頻率轉換為156.25MHz，需要對輸入信號進行1944分頻，使相位偵測器在10kHz頻率下工作。?了保持迴路的穩定性，鎖相迴路迴路頻寬通常被限制在相位偵測器頻率的1/10左右，在本例中頻寬為1kHz。小數N分頻鎖相迴路有助於保持相位偵測器的高工作頻率，但會帶來自身的一些問題。在類比鎖相迴路中，低迴路頻寬需要大容量的元件，這不僅會佔用電路板空間，而且當使用陶瓷電容時還會導致自諧振。由於相位修正的步長有限，數位鎖相迴路也可能產生參考雜散波信號，但是，由於數位迴路濾波器很容易實現非常小的迴路頻寬(<1 Hz)，因此這個雜散波信號很容易被抑制。更重要的是，由於迴路特性由數位係數來決定，因此數位鎖相迴路能夠比類比鎖相迴路更好地控制迴路動態特性。這是相位調變系統的一個主要優點。
對任何鎖相迴路來說，鎖相迴路迴路頻寬內的參考雜訊能藉由，而帶外的參考雜訊會被衰減。以DDS為基礎的雙迴路數位鎖相迴路架構的主要優點是輸出相位雜訊取決於DAC系統時脈，而不是類比VCO。這允許設計人員選擇能夠滿足其特定抖動需求的系統時脈源。在類比鎖相迴路中，用其他VCO取代現有VCO需要匹配供電電壓、增益、頻率範圍以及其他參數，這是很困難的，但並不是不可能的。在類比鎖相迴路中，設計人員必須為了VCO相位雜訊而對VCO調諧範圍進行權衡，VCO雜訊會隨著VCO頻率範圍的增加而增加。而DDS數位鎖相迴路就沒有這樣的限制。藉由提供一個乾淨的DAC系統時脈，設計人員可以獲得等效的寬頻帶低雜訊VCO。設計人員可以選擇低鎖相迴路的迴路頻寬以清除抖動。如何選擇合適的DAC系統將在下文中介紹。
由於數位鎖相迴路中的相位偵測器增益、迴路頻寬和相位裕度都是可編程的，因此用戶可以在不同的條件下保持相同的迴路傳遞函數。例如，為兆位元(Giga Bit)乙太網路產生125MHz的參考時脈，參考輸入信號可能是8kHz的位元時脈，也可能是19.44MHz的SONET/SDH參考時脈。在這兩種情況下，數位鎖相迴路中?獲得固定的迴路頻寬和相位裕度，可對迴路濾波器進行最佳化。更重要的是，只需對暫存器進行編程就可以調整迴路參數，而無需更換元件。
以DDS為基礎的數位鎖相迴路的另一個重要優點就是可以使用高速DAC系統時脈來進行參考監控。此時脈可用來對參考輸入信號進行過取樣，允許對參考時脈的漂移或故障進行快速檢測。一旦檢測到故障，該元件就會自動切換輸入信號或者轉入保持(holdover)模式。在數位邏輯中能夠很容易地實現時脈無中斷切換。當兩個參考時脈都發生故障時，就會出現時脈保持，並且如果需要，數位鎖相迴路就會像一個DDS頻率合成器一樣連續輸出相同頻率的信號。在保持模式下，輸出時脈的穩定性與系統時脈相同。如果要利用類比鎖相迴路實現這一功能，那?就需要一個與參考輸入信號頻率成倍數的外部振盪器，或者需要在長時間內及一定溫度下讓VCO的控制電壓穩定保持低於微伏電位準。前者也許可行，而後者一定無法實現。
也有缺點
DAC雜散波的存在是數位鎖相迴路的一個缺點。這裏只對DAC雜散波做簡要的介紹。即使是理想的DAC，也會在整個頻帶內產生諧波和不希望的譜能量，這是由DAC的非線性特性造成的。DAC性能的衡量標準是在沒有重構濾波器的情況下測得的無寄生動態範圍(SFDR)。SFDR是從直流到DAC取樣頻率一半範圍內最大雜散波與載波功率值的比值。對於14bit DAC來說，寬頻SFDR通常為-50dBc ～ -70dBc。在希望的輸出頻率處或輸出頻率之下出現高階的DAC雜散波是有可能的，這些雜散波的幅值通常很低(<70 dBc)。衰減DAC雜散波的主要方法是使用重構濾波器，七階的低通濾波器可以快速地削弱雜散波信號。圖3所示的是典型的DAC輸出頻譜和重構濾波器頻率響應。設計人員應該謹慎地選擇系統的時脈頻率，使低階的雜散信號不會與希望的輸出頻率太接近，從而有效地濾除雜散波。
使用數位鎖相迴路時，選擇合適的DAC系統時脈是很重要的。在大多數應用中，高頻振盪器可用於直接提供800MHz ~ 1000MHz的DAC系統時脈。但是，這些元件比較昂貴，很少會使用。而許多數位鎖相迴路具有類比鎖相迴路時脈倍頻器，其產生的相位雜訊在許多應用中也是可以接受的。這樣，設計人員可以使用通用的16MHz或25MHz晶體或頻率範圍在16MHz ~ 100MHz的晶體振盪器，藉由內建鎖相迴路產生1GHz的系統時脈。在計算任何抖動時，都必須考慮內建鎖相迴路的雜訊。
選擇晶體振盪器時，設計人員應該考慮希望的輸出相位雜訊及穩定性的需求。例如，如果在保持模式下需求Stratum 2的時脈穩定度，那麼，就應該為系統時脈使用Stratum 2相容的振盪器。輸出相位雜訊不僅是振盪器相位雜訊的函數，而且包括由系統時脈鎖相迴路(如果使用的話)提供的倍頻量。採用80MHz的三階泛音晶體振盪器驅動系統時脈鎖相迴路時得到的總相位雜訊，會優於採用25MHz振盪器驅動時所得到的總相位雜訊。
為了克服任何一種鎖相迴路設計的限制，可以使用數位鎖相迴路結合類比鎖相迴路的解決方案。數位鎖相迴路能夠處理時脈切換和頻率比的問題，而類比鎖相迴路則用來進一步衰減雜散波，增大頻率，並進行時脈分配。
不同應用讓類比與數位PLL各展所長
那?類比鎖相迴路和數位鎖相迴路哪個更好呢？當然，答案取決於具體的應用。在不需要保持、參考電壓切換和迴路配置的系統中，類比鎖相迴路是更好的解決方案，且允許產生較高的輸出頻率。而在需要流暢切換、保持，及較好控制迴路動態範圍的冗餘時脈應用中，數位鎖相迴路是更好的解決方案。它的彈性和動態配置能力允許參考輸入可以是不同頻率，而且，以DDS為基礎的數位鎖相迴路允許參考頻率很低。
以DDS為基礎的數位鎖相迴路能提供傳統鎖相迴路不能實現的解決方案。藉由應用數位邏輯實現鎖相迴路構建模組，性能與彈性都得到提升，比類比鎖相迴路更具吸引力。
本文作者：
Paul Kern 現任ADI公司時脈與信號合成部時脈應用工程師。Paul取得美國加利福尼亞聖克拉拉大學電子工程學士和碩士學位。
數位鎖相迴路利用數位邏輯實現傳統的鎖相迴路模組。雖然實現數位鎖相迴路的方法有很多，但本文只介紹以DDS為基礎的數位鎖相迴路架構。
圖1所示的是典型的類比鎖相迴路。輸入信號首先進入參考電壓分頻器，參考電壓分頻器可降低輸入相位偵測器的信號頻率。在鎖相迴路中，參考電壓分頻器的設置非常關鍵。如果設計人員必須使用大的分頻比降低相位偵測頻率來產生期望的輸出信號，那?迴路頻寬就會受到限制。下文將會對這一點進行詳細說明。
數位鎖相迴路架構
在類比鎖相迴路中，相位偵測器產生上升或下降的電流脈衝，其持續時間與參考電壓信號和回授信號的相差成正比。而對於數位鎖相迴路，相位偵測器的輸出是與輸入參考信號緣和回授信號緣的時間差成正比的數位量。這些數位量被送入數位迴路濾波器，完成濾波並對相位偵測器的輸出進行積分。迴路濾波器的參數是數字型的，但可以較容易的改變，同時，與類比鎖相迴路不同，其大小沒有限制。另外，數位相位偵測器不受熱雜訊、老化或漂移以及電荷泵失配或洩漏的影響。而在類比鎖相迴路中，當電荷泵中的電晶體沒有完全關斷或其他洩漏導致壓控振盪器(VCO)中有不希望的電壓變化時，都會發生電荷泵洩漏。另外，類比鎖相迴路中電荷泵洩漏和驅動器上升/下降電流的失配會導致輸出信號的頻譜在相位偵測器頻率上出現突波，而數位鎖相迴路由於沒有電荷泵，因此避免了這種現象發生。
在以DDS為基礎的數位鎖相迴路中，直接數位頻率合成(DDS)和數位類比轉換器(DAC)代替了傳統的壓控振盪器(VCO)。DDS的輸入是數位調諧字，用於設置輸出信號的頻率。這與VCO類似，VCO的類比輸入電壓用於調節輸出信號的頻率。在1GHz頻率下運行的DDS的調諧頻率範圍DC~400MHz。如果利用奈奎斯特頻率(DAC取樣速率的一半)以上的DAC鏡像作?信號，頻率範圍還可以進一步增大。DAC的輸出被送到外部低通重構濾波器中，以濾除不需要的諧波，然後再回授到內建的回授分頻器中，這樣就形成了封閉迴路。
數位鎖相迴路中的重構濾波器是類比鎖相迴路中沒有的部分。低通濾波器濾除基頻頻率以上的頻率信號。根據濾波需求以及輸出頻率與奈奎斯特頻率的接近程度，通常會採用五階或七階低通濾波器。之後，正弦波被送入扇出緩衝器中，以產生方波時脈輸出信號。為了濾除附加雜訊或允許鎖相迴路工作於奈奎斯特頻率以上，可使用帶通濾波器代替低通濾波器。這時有可能在輸出頻率或低於輸出頻率的地方出現沒有濾除的雜散波，因此設計者必須謹慎做出頻率規劃，在不會出現問題的頻率上運行DAC。
優勢
一旦理解了數位鎖相迴路中的各個組成模組，我們就能夠開始認識到與這些數位單元相關的優勢。首先，數位鎖相迴路非常適合頻率轉換應用。例如，將普通的19.44MHz的時脈頻率轉換為156.25MHz，需要對輸入信號進行1944分頻，使相位偵測器在10kHz頻率下工作。?了保持迴路的穩定性，鎖相迴路迴路頻寬通常被限制在相位偵測器頻率的1/10左右，在本例中頻寬為1kHz。小數N分頻鎖相迴路有助於保持相位偵測器的高工作頻率，但會帶來自身的一些問題。在類比鎖相迴路中，低迴路頻寬需要大容量的元件，這不僅會佔用電路板空間，而且當使用陶瓷電容時還會導致自諧振。由於相位修正的步長有限，數位鎖相迴路也可能產生參考雜散波信號，但是，由於數位迴路濾波器很容易實現非常小的迴路頻寬(<1 Hz)，因此這個雜散波信號很容易被抑制。更重要的是，由於迴路特性由數位係數來決定，因此數位鎖相迴路能夠比類比鎖相迴路更好地控制迴路動態特性。這是相位調變系統的一個主要優點。
對任何鎖相迴路來說，鎖相迴路迴路頻寬內的參考雜訊能藉由，而帶外的參考雜訊會被衰減。以DDS為基礎的雙迴路數位鎖相迴路架構的主要優點是輸出相位雜訊取決於DAC系統時脈，而不是類比VCO。這允許設計人員選擇能夠滿足其特定抖動需求的系統時脈源。在類比鎖相迴路中，用其他VCO取代現有VCO需要匹配供電電壓、增益、頻率範圍以及其他參數，這是很困難的，但並不是不可能的。在類比鎖相迴路中，設計人員必須為了VCO相位雜訊而對VCO調諧範圍進行權衡，VCO雜訊會隨著VCO頻率範圍的增加而增加。而DDS數位鎖相迴路就沒有這樣的限制。藉由提供一個乾淨的DAC系統時脈，設計人員可以獲得等效的寬頻帶低雜訊VCO。設計人員可以選擇低鎖相迴路的迴路頻寬以清除抖動。如何選擇合適的DAC系統將在下文中介紹。
由於數位鎖相迴路中的相位偵測器增益、迴路頻寬和相位裕度都是可編程的，因此用戶可以在不同的條件下保持相同的迴路傳遞函數。例如，為兆位元(Giga Bit)乙太網路產生125MHz的參考時脈，參考輸入信號可能是8kHz的位元時脈，也可能是19.44MHz的SONET/SDH參考時脈。在這兩種情況下，數位鎖相迴路中?獲得固定的迴路頻寬和相位裕度，可對迴路濾波器進行最佳化。更重要的是，只需對暫存器進行編程就可以調整迴路參數，而無需更換元件。
以DDS為基礎的數位鎖相迴路的另一個重要優點就是可以使用高速DAC系統時脈來進行參考監控。此時脈可用來對參考輸入信號進行過取樣，允許對參考時脈的漂移或故障進行快速檢測。一旦檢測到故障，該元件就會自動切換輸入信號或者轉入保持(holdover)模式。在數位邏輯中能夠很容易地實現時脈無中斷切換。當兩個參考時脈都發生故障時，就會出現時脈保持，並且如果需要，數位鎖相迴路就會像一個DDS頻率合成器一樣連續輸出相同頻率的信號。在保持模式下，輸出時脈的穩定性與系統時脈相同。如果要利用類比鎖相迴路實現這一功能，那?就需要一個與參考輸入信號頻率成倍數的外部振盪器，或者需要在長時間內及一定溫度下讓VCO的控制電壓穩定保持低於微伏電位準。前者也許可行，而後者一定無法實現。
也有缺點
DAC雜散波的存在是數位鎖相迴路的一個缺點。這裏只對DAC雜散波做簡要的介紹。即使是理想的DAC，也會在整個頻帶內產生諧波和不希望的譜能量，這是由DAC的非線性特性造成的。DAC性能的衡量標準是在沒有重構濾波器的情況下測得的無寄生動態範圍(SFDR)。SFDR是從直流到DAC取樣頻率一半範圍內最大雜散波與載波功率值的比值。對於14bit DAC來說，寬頻SFDR通常為-50dBc ～ -70dBc。在希望的輸出頻率處或輸出頻率之下出現高階的DAC雜散波是有可能的，這些雜散波的幅值通常很低(<70 dBc)。衰減DAC雜散波的主要方法是使用重構濾波器，七階的低通濾波器可以快速地削弱雜散波信號。圖3所示的是典型的DAC輸出頻譜和重構濾波器頻率響應。設計人員應該謹慎地選擇系統的時脈頻率，使低階的雜散信號不會與希望的輸出頻率太接近，從而有效地濾除雜散波。
使用數位鎖相迴路時，選擇合適的DAC系統時脈是很重要的。在大多數應用中，高頻振盪器可用於直接提供800MHz ~ 1000MHz的DAC系統時脈。但是，這些元件比較昂貴，很少會使用。而許多數位鎖相迴路具有類比鎖相迴路時脈倍頻器，其產生的相位雜訊在許多應用中也是可以接受的。這樣，設計人員可以使用通用的16MHz或25MHz晶體或頻率範圍在16MHz ~ 100MHz的晶體振盪器，藉由內建鎖相迴路產生1GHz的系統時脈。在計算任何抖動時，都必須考慮內建鎖相迴路的雜訊。
選擇晶體振盪器時，設計人員應該考慮希望的輸出相位雜訊及穩定性的需求。例如，如果在保持模式下需求Stratum 2的時脈穩定度，那麼，就應該為系統時脈使用Stratum 2相容的振盪器。輸出相位雜訊不僅是振盪器相位雜訊的函數，而且包括由系統時脈鎖相迴路(如果使用的話)提供的倍頻量。採用80MHz的三階泛音晶體振盪器驅動系統時脈鎖相迴路時得到的總相位雜訊，會優於採用25MHz振盪器驅動時所得到的總相位雜訊。
為了克服任何一種鎖相迴路設計的限制，可以使用數位鎖相迴路結合類比鎖相迴路的解決方案。數位鎖相迴路能夠處理時脈切換和頻率比的問題，而類比鎖相迴路則用來進一步衰減雜散波，增大頻率，並進行時脈分配。
不同應用讓類比與數位PLL各展所長
那?類比鎖相迴路和數位鎖相迴路哪個更好呢？當然，答案取決於具體的應用。在不需要保持、參考電壓切換和迴路配置的系統中，類比鎖相迴路是更好的解決方案，且允許產生較高的輸出頻率。而在需要流暢切換、保持，及較好控制迴路動態範圍的冗餘時脈應用中，數位鎖相迴路是更好的解決方案。它的彈性和動態配置能力允許參考輸入可以是不同頻率，而且，以DDS為基礎的數位鎖相迴路允許參考頻率很低。
以DDS為基礎的數位鎖相迴路能提供傳統鎖相迴路不能實現的解決方案。藉由應用數位邏輯實現鎖相迴路構建模組，性能與彈性都得到提升，比類比鎖相迴路更具吸引力。
本文作者：
Paul Kern 現任ADI公司時脈與信號合成部時脈應用工程師。Paul取得美國加利福尼亞聖克拉拉大學電子工程學士和碩士學位。
