ST將領導一項名為「在NanoCMOS SoC中控制泄漏電流（Controlling Leakage power in NanoCMOS SoCs，CLEAN）」的歐洲綜合性計劃。這項為期三年的計劃由歐盟執行委員會（European Commission）共同贊助，目標是研發可在65奈米以下CMOS製程設計中控制泄漏電流的解決方案，從而延長電池壽命並降低電子產品功耗。
隨著新開發的元件開始採用65奈米及以下製程，降低泄漏電流的重要性正迅速提升。電路設計人員公認，若業界無法開發並採用適當對策，則泄漏電流將成為新一代電子電路與系統開發的主要障礙。
就下一代半導體元件而言，由於不斷改進的製程不足以應對日漸增加的漏電流問題；因此，ST以領先的65奈米晶片製造能力，將降低漏電流的解決方案深植在設計領域中。
CLEAN計劃將開發新一代的泄漏功耗模式；設計方法學與技術；以及原型EDA（電子設計自動化）工具，即使針對最複雜的系統，也能管理並最小化泄漏功耗。
在CLEAN計劃中，ST將管理並協調來自14個歐洲夥伴的所有活動，這些夥伴包含半導體供應商、EDA供應商、知名大學與研究單位等，未來這些單位將進一步整合各自的專業能力，並適當地調用其資源，以保證成功地實現所有計劃目標。
“CLEAN計劃將協助克服65奈米及以下製程技術節點的技術瓶頸，特別是泄漏電流、製程變異性以及提升可靠度等，”ST先進系統技術部研發計劃經理暨CLEAN計劃領導人Roberto Zafalon說。“這項計劃的最終成果將能為下一代元件減少功耗，同時增加設計的生產力，並改善複雜元件的可管理能力。”
CLEAN計劃的成果預計將跨越各種不同方面的低泄漏電流設計，從建模到最佳化；從設計解決方案到設計方法及工具都包含在內。由於良好地整合了該計劃參與夥伴的能力，並獲得歐盟執行委員會的支持，CLEAN的成果將在消費性電子、EDA工具等多種不同事業版圖中，為歐洲奈米電子產業的發展提供更多商機。
隨著新開發的元件開始採用65奈米及以下製程，降低泄漏電流的重要性正迅速提升。電路設計人員公認，若業界無法開發並採用適當對策，則泄漏電流將成為新一代電子電路與系統開發的主要障礙。
就下一代半導體元件而言，由於不斷改進的製程不足以應對日漸增加的漏電流問題；因此，ST以領先的65奈米晶片製造能力，將降低漏電流的解決方案深植在設計領域中。
CLEAN計劃將開發新一代的泄漏功耗模式；設計方法學與技術；以及原型EDA（電子設計自動化）工具，即使針對最複雜的系統，也能管理並最小化泄漏功耗。
在CLEAN計劃中，ST將管理並協調來自14個歐洲夥伴的所有活動，這些夥伴包含半導體供應商、EDA供應商、知名大學與研究單位等，未來這些單位將進一步整合各自的專業能力，並適當地調用其資源，以保證成功地實現所有計劃目標。
“CLEAN計劃將協助克服65奈米及以下製程技術節點的技術瓶頸，特別是泄漏電流、製程變異性以及提升可靠度等，”ST先進系統技術部研發計劃經理暨CLEAN計劃領導人Roberto Zafalon說。“這項計劃的最終成果將能為下一代元件減少功耗，同時增加設計的生產力，並改善複雜元件的可管理能力。”
CLEAN計劃的成果預計將跨越各種不同方面的低泄漏電流設計，從建模到最佳化；從設計解決方案到設計方法及工具都包含在內。由於良好地整合了該計劃參與夥伴的能力，並獲得歐盟執行委員會的支持，CLEAN的成果將在消費性電子、EDA工具等多種不同事業版圖中，為歐洲奈米電子產業的發展提供更多商機。
