隨著製造製程的微縮，時序優化和成品率等技術議題，早已人所共識；尤其是如何降低功耗？更深深困擾著整個電子業。這樣的呼聲，EDA業界也聽到了。“今天的系統設計常是跨區域，且涵蓋系統架構和軟體設計；若能在最初架構中就加入‘開關’的概念，就像房間內的燈光不用時可把它關閉的原理一樣，將更容易達到低功耗目標”，Cadence設計系統公司總裁兼首席執行官Mike Fister，借鏡其早先在英特爾公司積累了17年的資深經驗指出。
為了解決低功耗IC的設計難題，同時意識到“封裝的重要性不亞於電路板設計”，EDA工具的龍頭供應商Cadence特地廣邀不同領域的電子業者參與Power Forward Initiative (PFI)聯盟，以數位電路、類比電路、封裝和製造設計為EDA實現的核心，將觸角同時向上下游延展出去，將上行驗證──包括軟體模擬(simulation)和硬體仿真(emulation)，以及下行生產──DFM(可製造性設計)緊密結合，貫穿並優化整個設計──製造流程，滿足所謂“端到端”(End-to-End)需求。
Cadence初步分為18個功能模組來討論PFI計畫，並宣佈在完成顧問反饋流程之後，將於2007年1月底把集各家心血之大成的“CPF”(Common Power Format，通用功率格式)，捐獻給Si2(Silicon Integration Initiative)組織下的Low Power Coalition聯盟。這也意謂著：CPF離IEEE標準化工作又近了一步，就等Low Power Coalition聯盟的首肯了。Fister表示，由於不同模組有不同的介面，且“學術有專攻”，工程人員所熟悉的領域亦不相同，這使得以往用人工來進行檔轉移的過程容易出錯，產生Error Code；就像傳聲筒遊戲一樣，到最後不免有傳譯失真的問題。若能將所有的軟體代碼以統一的格式整合在所有模組中，並在繁複的過程中建立“約束條件”，形成指導性方案，對整個設計團隊、乃至後端測試和製造，實獲益匪淺。
DFT和DFM盡收“錦囊”，實現不失真的端到端溝通
這便是Cadence之所以倡導CPF的初衷，目的在統一代碼格式，並將之整合在一個Develop Kit、最後彙整合實用的開發工具。Cadence還發揮巧思，為這個“Kit”取了一個極別緻的中文名，叫做“錦囊”。賦予它擔負“翻譯器”之責，希冀能良好地溝通不同模組的設計到製造工作。只要通過同一套庫和參數，以共同的“語言”溝通，不僅可消弭傳譯失真問題，也便於後續修改。想要將這條隱形的縱軸(如附圖中紅色線圈所示)朝雙向擴展，符合DFT測試驗證和DFM製造流片的期待，少不得須和晶圓代工廠“過從甚密”；為此，Cadence和TSMC(台積電)、UMC(聯電)和SMIC(中芯國際)皆有廣泛合作。
圖：Cadence矢志為“端到端”提供完善的優化流程
除了與同是PFI聯盟成員的TSMC有著深厚的同袍之情(其他成員還包括：AMD、應用材料公司、ARM、飛思卡爾半導體、富士通和NEC)，Cadence和UMC亦於2005年10月6日宣佈成立聯盟，為Fabless市場改進無線設計，日前雙方在無線SoC參考流程上共同開發的射頻積體電路設計和驗證已經獲得了成功。這個具有Cadence QRC提取器和Virtuoso UltraSim全晶片模擬器的參考流程，綜合了Cadence的Virtuoso定制設計平臺和UMC的RF CMOS製程，可提供精確的晶片類比和驗證流程，可將驗證週期減少一半。通過結合經Virtuoso平臺驗證的UMC0.13μm MM/RF PDK、Cadence精確的QRC提取技術以及Virtuoso UltraSim全矽片模擬器，UMC和Cadence緊密合作並成功開發出了設計方法學和流程，能驗證佈局後電晶體級的全晶片無線收發器。
此外，SMIC將開發支持Cadence RF Design Methodology Kit──包括一個802.11 b/g WLAN收發器的參考設計，一整套模組級、晶片級和系統級測試台、仿真配置、測試計畫、射頻設計和分析方法學應用培訓的“製程設計錦囊”(PDK)，並將於2006年年底在測試晶片中驗證此PDK。通過該項合作，中國的無線晶片設計師可獲得必要的工具，通過確保矽片性能達到設計意圖，來獲取更短、更具可預測性的設計週期，為雙方共同的客戶提供基於130nm和90nm射頻CMOS製程的聯合射頻IC解決方案。作為共同努力的一部分，兩家公司也將提供應用培訓和研討。
層層自檢測推進，讓設計團隊專心於差異化構思
有統計指出，目前中國IC設計業的毛利率水平已從原來約20%提高至40%，淨利率在12%左右，有些甚至可高達50%！整體行業的專利技術開發約200項，呈現蓬勃發展態勢。然而，“架構是抽象概念，如何對應才是學問所在”，能言善道的Fister一語中的。“例如，個別功耗最低，並不保證整合後的整體功耗也是最低，有時甚至會反而增高；故各模組的‘自檢測’能力是很重要的，可及早發現錯誤並修正，且反饋到所有模組中，減少重複工程的風險”，他說。Fister敍述，現今設計者在系統層面的投入，遠超過對矽片本身實現的投入；而這種“剝洋蔥”、一層一層循序漸進的方式，能讓工程師將更多心力放在創意上，也是EDA支持差異化設計的最好方式。
“From The Mind of The Engineer”，這句深得人心的精神標語，是Cadence日前於北京盛大登場的“CDNLive!”開場白；或許這種訴求“端到端”，跳脫既有框架的思惟，正是Cadence 2005年比2004年得以擁有11%高增長率的原因(同期業界平均增長率僅約7%～8%)。而擁有包括：數位電路、類比信號、射頻信號、功能驗證和封裝設計等廣泛產品線，以及強調Case by Case，定制設計、佈線和仿真，將新版Virtuoso工具平臺根據設計複雜度和製程節點分為L、XL和GXL等3個級別，好讓客戶可各取所需來選擇最合適平臺的策略(詳情請參照《電子與電腦》2006年11月刊“CADENCE為類比/混合信號IC設計工具帶來重大革命”一文)，加上全球陣容浩大的技術支援團隊，都讓Cadence獲得客戶認可，以13.3億美元的亮麗營收再創高峰。
事實上，Cadence在研發方面投入甚多，也是獲得專利數最多的一個公司。回到商業模式運作上，有一個問題不免讓人尋味：在“聯合包括IP內核公司、Foundry和封裝廠之產業生態系統，把餅做大”的號召下，所積極推動、準備勇闖國際標準的CPF，是否能獲得其他EDA同業的支持？據悉，目前Cadence僅允許以“唯讀”方式瀏覽CPF，且未將CPF貢獻給像Accellera這種行業組織這種略顯封閉的做法，頗引人微詞。究竟由Cadence大力推動的CPF能否成為真正的國際性開放標準？手握審批權的單位，想必也自有一套思路。後續怎樣磨合演變？值得關注。
可以肯定的是，一旦CPF闖關成功，Cadence將享有First Move的先佔優勢，備加鞏固既有龍頭地位。就用戶而言，在IC設計業迅速發展，門檻以倍數在增長的今天，要想強化技術水平，建立差異化優勢，從而提高利潤率，Cadence這種“標新立異”的思維與舉措，對有心獨樹一幟的設計廠商來說，的確是一大福音。
為了解決低功耗IC的設計難題，同時意識到“封裝的重要性不亞於電路板設計”，EDA工具的龍頭供應商Cadence特地廣邀不同領域的電子業者參與Power Forward Initiative (PFI)聯盟，以數位電路、類比電路、封裝和製造設計為EDA實現的核心，將觸角同時向上下游延展出去，將上行驗證──包括軟體模擬(simulation)和硬體仿真(emulation)，以及下行生產──DFM(可製造性設計)緊密結合，貫穿並優化整個設計──製造流程，滿足所謂“端到端”(End-to-End)需求。
Cadence初步分為18個功能模組來討論PFI計畫，並宣佈在完成顧問反饋流程之後，將於2007年1月底把集各家心血之大成的“CPF”(Common Power Format，通用功率格式)，捐獻給Si2(Silicon Integration Initiative)組織下的Low Power Coalition聯盟。這也意謂著：CPF離IEEE標準化工作又近了一步，就等Low Power Coalition聯盟的首肯了。Fister表示，由於不同模組有不同的介面，且“學術有專攻”，工程人員所熟悉的領域亦不相同，這使得以往用人工來進行檔轉移的過程容易出錯，產生Error Code；就像傳聲筒遊戲一樣，到最後不免有傳譯失真的問題。若能將所有的軟體代碼以統一的格式整合在所有模組中，並在繁複的過程中建立“約束條件”，形成指導性方案，對整個設計團隊、乃至後端測試和製造，實獲益匪淺。
DFT和DFM盡收“錦囊”，實現不失真的端到端溝通
這便是Cadence之所以倡導CPF的初衷，目的在統一代碼格式，並將之整合在一個Develop Kit、最後彙整合實用的開發工具。Cadence還發揮巧思，為這個“Kit”取了一個極別緻的中文名，叫做“錦囊”。賦予它擔負“翻譯器”之責，希冀能良好地溝通不同模組的設計到製造工作。只要通過同一套庫和參數，以共同的“語言”溝通，不僅可消弭傳譯失真問題，也便於後續修改。想要將這條隱形的縱軸(如附圖中紅色線圈所示)朝雙向擴展，符合DFT測試驗證和DFM製造流片的期待，少不得須和晶圓代工廠“過從甚密”；為此，Cadence和TSMC(台積電)、UMC(聯電)和SMIC(中芯國際)皆有廣泛合作。
圖：Cadence矢志為“端到端”提供完善的優化流程
除了與同是PFI聯盟成員的TSMC有著深厚的同袍之情(其他成員還包括：AMD、應用材料公司、ARM、飛思卡爾半導體、富士通和NEC)，Cadence和UMC亦於2005年10月6日宣佈成立聯盟，為Fabless市場改進無線設計，日前雙方在無線SoC參考流程上共同開發的射頻積體電路設計和驗證已經獲得了成功。這個具有Cadence QRC提取器和Virtuoso UltraSim全晶片模擬器的參考流程，綜合了Cadence的Virtuoso定制設計平臺和UMC的RF CMOS製程，可提供精確的晶片類比和驗證流程，可將驗證週期減少一半。通過結合經Virtuoso平臺驗證的UMC0.13μm MM/RF PDK、Cadence精確的QRC提取技術以及Virtuoso UltraSim全矽片模擬器，UMC和Cadence緊密合作並成功開發出了設計方法學和流程，能驗證佈局後電晶體級的全晶片無線收發器。
此外，SMIC將開發支持Cadence RF Design Methodology Kit──包括一個802.11 b/g WLAN收發器的參考設計，一整套模組級、晶片級和系統級測試台、仿真配置、測試計畫、射頻設計和分析方法學應用培訓的“製程設計錦囊”(PDK)，並將於2006年年底在測試晶片中驗證此PDK。通過該項合作，中國的無線晶片設計師可獲得必要的工具，通過確保矽片性能達到設計意圖，來獲取更短、更具可預測性的設計週期，為雙方共同的客戶提供基於130nm和90nm射頻CMOS製程的聯合射頻IC解決方案。作為共同努力的一部分，兩家公司也將提供應用培訓和研討。
層層自檢測推進，讓設計團隊專心於差異化構思
有統計指出，目前中國IC設計業的毛利率水平已從原來約20%提高至40%，淨利率在12%左右，有些甚至可高達50%！整體行業的專利技術開發約200項，呈現蓬勃發展態勢。然而，“架構是抽象概念，如何對應才是學問所在”，能言善道的Fister一語中的。“例如，個別功耗最低，並不保證整合後的整體功耗也是最低，有時甚至會反而增高；故各模組的‘自檢測’能力是很重要的，可及早發現錯誤並修正，且反饋到所有模組中，減少重複工程的風險”，他說。Fister敍述，現今設計者在系統層面的投入，遠超過對矽片本身實現的投入；而這種“剝洋蔥”、一層一層循序漸進的方式，能讓工程師將更多心力放在創意上，也是EDA支持差異化設計的最好方式。
“From The Mind of The Engineer”，這句深得人心的精神標語，是Cadence日前於北京盛大登場的“CDNLive!”開場白；或許這種訴求“端到端”，跳脫既有框架的思惟，正是Cadence 2005年比2004年得以擁有11%高增長率的原因(同期業界平均增長率僅約7%～8%)。而擁有包括：數位電路、類比信號、射頻信號、功能驗證和封裝設計等廣泛產品線，以及強調Case by Case，定制設計、佈線和仿真，將新版Virtuoso工具平臺根據設計複雜度和製程節點分為L、XL和GXL等3個級別，好讓客戶可各取所需來選擇最合適平臺的策略(詳情請參照《電子與電腦》2006年11月刊“CADENCE為類比/混合信號IC設計工具帶來重大革命”一文)，加上全球陣容浩大的技術支援團隊，都讓Cadence獲得客戶認可，以13.3億美元的亮麗營收再創高峰。
事實上，Cadence在研發方面投入甚多，也是獲得專利數最多的一個公司。回到商業模式運作上，有一個問題不免讓人尋味：在“聯合包括IP內核公司、Foundry和封裝廠之產業生態系統，把餅做大”的號召下，所積極推動、準備勇闖國際標準的CPF，是否能獲得其他EDA同業的支持？據悉，目前Cadence僅允許以“唯讀”方式瀏覽CPF，且未將CPF貢獻給像Accellera這種行業組織這種略顯封閉的做法，頗引人微詞。究竟由Cadence大力推動的CPF能否成為真正的國際性開放標準？手握審批權的單位，想必也自有一套思路。後續怎樣磨合演變？值得關注。
可以肯定的是，一旦CPF闖關成功，Cadence將享有First Move的先佔優勢，備加鞏固既有龍頭地位。就用戶而言，在IC設計業迅速發展，門檻以倍數在增長的今天，要想強化技術水平，建立差異化優勢，從而提高利潤率，Cadence這種“標新立異”的思維與舉措，對有心獨樹一幟的設計廠商來說，的確是一大福音。
