新一代無線應用、自動化測試與測量、醫療儀器及影像處理、可攜式運算裝置等都需要高效能類比元件，並且對其低功耗的效能要求日益提高。現今廠商運用進階製程技術來滿足此一要求，例如第三代完全介電隔離式互補雙極製程 BiCom-III。
多年來，高效能類比設計都需採用分支供電電壓 (split power supply voltage)，才能完全發揮既有放大器的全部效能，例如 ±15V、±8V 和最近的 ±5V。如今的高效能類比趨向使用 +5V、+3V 與更低電壓的單電源，這不僅能夠降低產生的電壓，讓電源成本隨之減少，而且更可節省低功耗應用的能源。然而，如果訊號的可用電壓擺幅也必須減少，則類比設計中極為重要的可用動態範圍勢必同樣受到影響。
動態範圍的兩項重要數據是訊號雜訊比 (SNR) 與無雜訊動態範圍 (SFDR)。SNR 是訊號等級除以雜訊： 而 SFDR 是訊號等級除以最大混附訊號： 。
雜訊可分為許多種類，在放大器中，雜訊主要包含閃爍雜訊 (通常稱為 1/f 雜訊，因為與頻率呈 1:1 的反對數相依性)、熱雜訊及射雜訊。在放大器中，其非線性會造成諧波失真或互調，進而產生混附訊號。
在運算放大器中，電源電壓的降低一般會導致訊號等級降低，這是因為可用來操作放大器內部電晶體的電壓降低。當雜訊與失真維持不變時，SNR 與 SFDR 也會相應降低。為了重新恢復動態範圍，製造運算放大器時採用的製程與架構必須具備絕佳的雜訊與失真效能，而且電晶體正常運作時所需的固定電源必須減少，這的確需要製程技術與進階電路架構方面的重大突破， BiCom-III 正是這類製程技術創新的一例。
BiCom-III 製程概覽
BiCom-III 是專為超高精度類比 IC 開發的矽鍺 (SiGe) 製程。這是在基極區添加鍺的介電隔離式矽基製程 (dielectrically isolated silicon-based process)，在基極區添加鍺可大幅提升載波機動性，並達到極快速的暫態時間。此製程可生產出真正互補的雙極 NPN 與 PNP 電晶體，其中的暫態頻率 (fT) 為 18 至 19 GHz，而最大頻率 (fMAX) 為 40 至 60 GHz。互補電晶體可實現 AB 類放大器等級，這對高速、高效能的類比電路設計來說極度重要。
BiCom-III 製程是針對溫度範圍廣達 3V 至 5V 的電晶體運作而設計，可達到 18 至 19 GHz 範圍的 fT 值，並達到 40 至 50 GHz 範圍的 fMAX 值。與同類型互補技術的效能相比，其 fT 值反映出幾近三倍的提升程度。介電隔離式電晶體可將集極到基板的寄生現象減至最低，這些寄生參數會影響電晶體的高頻率效能。
這項技術還能為高速運算放大器帶來許多優點，其中包括：電壓係數極低的 MIM (metal-insulator-metal) 電容、絕佳的電阻匹配 (0.1%)、可降低寄生電容的介電隔離 (DI) (或稱為絕緣體層上覆矽，SOI)，以及極高的電晶體電流增益與爾利電壓 (early voltage) 相乘乘積 (β‧VA)，進而達到更高的放大器增益。
此外，此製程也包括 CMOS FET，可使高度複雜的數位功能整合在晶片上，以達到絕佳的類比效能。
NPN 與 PNP 雙極電晶體
此技術的主要元件為雙極電晶體。對於採用互補設計的高效能類比應用而言，能有效地協助 NPN 與 PNP 的 fT 效能，使其相互配合 (在 2 倍以內)。除了高 fT 之外，高速線性運算放大器以及其他訊號調節電路也需要高電晶體增益，其中的主要特點便是 β‧VA 的乘積。增加 VA 會造成 fT 下降，因為這需要提高基極的摻雜程度，因而導致行動性降低，並增加射極電容。添加鍺可以增強基場以抵消此效應，在提高 VA 的同時甚至也提高 fT。
經過提升的基極阻抗 (rb)、暫態頻率 (fT) 以及寄生接面電容 (cjc 與 cjs) 參數可提高固有寄生極點的頻率，以達到更高的頻寬運作。互補 SiGe 雙極電晶體可實現功耗極低的對稱架構，進而將失真程度降低。此外，電晶體較小的基極阻抗可使等效的輸入雜訊電壓降到更低。
表 1. 顯示一般雙極電晶體特性。圖 1. 顯示電晶體的橫截面圖。
表 1. 一般雙極電晶體特性 (25°C)
圖 1. BiCom-III NPN 與 PNP 電晶體的橫截面圖
CMOS 電晶體
除了雙極元件外，5V CMOS 也整合到此製程流程中，以支援需要高 SNR 效能的產品，例如高速類比數位轉換器 (ADC)。表 2. 列出 BiCom-III CMOS 電晶體特性。
MIM 電容
製程開發的關鍵在於整合穩定而高效能的被動元件。MIM 電容是由 TiN-Ox-TiSi2 層所組成，這些電容的線性電壓係數為 –6 ppm/V。由於電容與電壓特性的比值穩定，因此電容不會產生過大的失真。
電阻
此製程提供兩種類型的電阻，分別是 NiCrAl 薄膜電阻 (TFR) 及 POLY 電阻。對於市面上的高精度電阻而言，TFR 的 25 ppm/˚C 線性溫度係數極具競爭力。而POLY 電阻的 –6 ppm/˚C 線性溫度係數，目前在市場上仍未出現可以匹敵的競爭對手。一般而言，晶片內建的溫度追蹤功能耦合地相當緊密，而增益設定之類的類比設計功能不會隨著溫度改變出現顯著的變化。
運算放大器：架構與設計目標
為瞭解此製程如何協助運算放大器的設計人員，應該先瞭解該設計的架構與目標。所有運算放大器都使用相同的基本架構：輸入級、高阻抗節點及輸出級。
輸入級是用來取得差動輸入訊號，並將輸入端的差動電壓轉換為差動電流，並且使此電流傳送至高阻抗節點。來自輸入端的電流會在高阻抗節點上轉換為電壓，如果運算放大器提供單端輸出，則得到的電壓為單端電壓。如果運算放大器提供差動輸出，則得到的電壓為差動電壓。此後便會以輸出級緩衝高阻抗節點的電壓，以驅動輸出。
此設計的目標是盡可能獲得最高增益，同時減少誤差來源，並維持穩定性。此外，一般也希望得到極高的輸入阻抗與極低的輸出阻抗，換句話說，就是設計出「理想的運算放大器」。
Β x VA
當討論雙極電晶體時，許多設計人員都將電晶體電流增益 (β) 與爾利電壓 (VA) 的乘積視為評定效能優劣的指標。
對於輸入級而言，電晶體 β 較高便表示輸入偏移電流減少，進而表示輸入阻抗提高。這也會增加該級的增益，使得放大器的整體增益提升。
對於輸出級而言，β 愈高，輸出級對於高阻抗節點的負載就會減少，放大器的增益便會提高。
爾利電壓是測量電晶體集極阻抗大小的一種方法。高阻抗節點的阻抗與所用電晶體的爾利電壓有直接關聯，VA 愈高，阻抗便愈高，放大器增益也就愈高。
β x VA 愈高，運算放大器的效能愈好，這是因為它會提高迴路增益，而迴路增益會降低放大器的誤差，像是降低失真程度與輸入偏移。在 BiCom-III 中，NPN 的 β x VA 為 50,000，而 PNP 則為 20,000，這些都遠高於類似製程的數值。
介電隔離 (DI) 或絕緣層上覆矽 (SOI)
在製造過程中，電晶體周圍會形成氧化矽 (玻璃) 的隔離溝槽，使得電晶體與周圍結構相隔離，接面隔離製程 (junction isolated process) 則使用反向偏移 PN 接面來隔離電晶體。
介電隔離有兩項優點：
1. 其他裝置與基板的雜散電容降低。
2. 雜散電容提供相當低的線性電壓係數。
決定電晶體速度的因素相當多，其中一項重要因素便是雜散電容。隨著頻率增大，電流「損失」便會減少，因此電晶體在高頻率下運作的效能會提高。
隨電壓改變而變化的電容會導致非線性，進而導致失真。接面隔離製程會受此影響，這一般呈現在反向增益中具有較佳失真特性的運算放大器，而非非反向增益，因為前者的輸入共模電壓已經固定，而後者的共模電壓會隨著輸入訊號而變化。
MIM 電容
為了達到主極點補償，會特別在高阻抗節點加入電容。此電容的電壓係數愈低，產生的失真就愈小。由於一般出現在運算放大器中的最高電壓都是由此而來，因此這對於高阻抗節點相當重要。
BiCom-III MIM 電容的一般電壓係數 (線性) 為 –6 ppm/V，這個值相當低，足以與現有的最佳被動元件相比擬。
絕佳的電阻匹配 (0.1%)
對於設定增益、符合電流源以及降低輸入偏移電壓而言，電阻匹配相當重要。BiCom-III 製程無需任何調整，即可達到 0.1% 的固有匹配。其中的溫度係數也低於大多數商用電阻，對於薄膜電阻而言為 25 ppm/˚C (線性)，對於 POLY 電阻而言為 –6 ppm/˚C (線性)。
THS4302 與 THS4303 是匹配效能的例證，這些都是固定增益放大器 (5V/V 與 10V/V)，在 –40˚ C 至 +85˚ C 範圍內的絕對增益精確度高達 0.1%。
運算放大器
德州儀器的 THS4304 是一款寬頻、具回饋式電壓及穩定單位增益的 BiCom-III 運算放大器，適用於高效能高速類比訊號處理鏈，運作電源為 +5V 單電源。這僅需使用 5V 單電源即可提供優於舊型運算放大器的絕佳效能，而舊型運算放大器需要 10V 電源才能達到同等的效能水準。THS4304 的高速動態效能可達到 2.6GHz –3dB 的頻寬、750V/μs 的迴轉率、20 MHz 的 +45dBm 輸出三階截取 (OIP3)，以及 2.4 nV/√Hz 的輸入雜訊，而靜態功耗僅為 90 mW。
低電壓單電源運作
為求簡單起見，試以運算放大器進行 +5V 單電源運作，如下圖 2. 所示，其中的效能不會有任何變化。如圖所示，此電路會在輸入端傳遞 DC 訊號，因此，在參照 (或傾向運用) 中端供電的輸入訊號時必須相當謹慎。如果不需要 DC 操作，則可與輸入端串聯插入電容，將 RG 的 VREF 一側接地，然後通過電阻將正輸入偏移到 VREF (=2.5V)，如此即可透過小幅度的更改來達到放大器的 AC 耦合。這兩種方法都會將輸入與輸出共模電壓設定為中端供電，並達到最佳的放大器效能。
圖 2. 運算放大器 +5V 單電源操作
應用：高速高效能 ADC 驅動放大器差動驅動放大器
上述電路是按照圖 3. 進行調整的結果，進而提供高效能差動放大器驅動電路，用於 ADS5500 之類的高效能 ADC (14 位元 125 MSP ADC)。為便於測試，此電路使用變壓器將單端來源訊號轉換為差動訊號。如果應用中的輸入訊號來源為差動訊號，就不需要變壓器。
此電路採用兩個放大器針對高速ADC提供差動訊號路徑，其中使用電阻分壓器 (兩個 10kΩ 電阻) 取得 2.5V (VREF) 的中端供電參考電壓 (與上述單電源電路所示相同)。將電壓施加到 RG 一側並施加到運算放大器的正輸入端 (透過變壓器的中間抽頭)，即可將運算放大器的輸入與輸出共模電壓設定為中軌，以優化效能。此高速 ADC 需要 1.5V 的輸入共模電壓，由於所需的共模電壓不匹配，因此訊號是從放大器的輸出端經過兩個 1nF 電容到達 ADC 的輸入端進行 AC 耦合。此高速 ADC 的 CM 電壓會透過輸入端的 1kΩ 電阻將 ADC 的輸入偏移為所需的電壓。
由於運算放大器是設定為非反向放大器，因此輸入端為高阻抗。這對連接至高阻抗來源特別有助益。在這種情況下，放大器會提供阻抗匹配與訊號放大。
在圖 6. 中，此電路的 SFDR 效能以紅色標示，而取自ADS5500資料表的一般效能則以藍色標示。此圖涵蓋的頻率範圍介於 10MHz 與 55MHz 之間，此電路的效能資料分別以 10MHz、15.5MHz、20MHz、30MHz、40MHz 及 50MHz 等頻率得出的數據。
此電路使用的差動拓樸可大幅抑制放大器的二階諧波失真。利用這項特性，再加上放大器的絕佳三階諧波失真效能，即可使得此高速 ADC 的取樣程序產生較高階的諧波，達到電路 (頻率高達 40MHz) SFDR 效能的設定。
放大器電路 (利用電阻分壓器產生偏壓) 需要 +5V 單電源提供總共 185mW 的功率。
圖 3. 使用兩個運算放大器的高速 ADC 放大器驅動電路
圖 4. 高速 ADC 與運算放大器驅動電路的 SFDR 效能
圖 5. 顯示用於測試圖 6. 中運算放大器驅動電路的 PCB 配置。如圖所示，電路需要極為對稱的配置，才能發揮全部效能。
圖 5. ADS5500 與 THS4304 PCB 配置
結論
現今高效能類比電路的發展趨勢傾向低電壓單電源操作，這需要相當進步的相關技術與設計，BiCom-III 等的新製程使得這類新裝置得以問世，進而促成一系列能滿足低功率需求的新一代應用。
References
1. “A 5V Complementary-SiGe BiCMOS Technology on SOI for Ultra High-Speed Precision Analog Circuits” by Badih El-Kareh, Scott Balster, Philip Steinmann, Bill Leitz, Kambiz Dawoodi, Marco Corsi, Leland Swanson and David Tatman – Solid State Technology, September 2005.
關於作者
Jim Karki 為德州儀器高速放大器策略行銷部門經理，並身兼技術小組成員，本身擁有類比與數位電子產品領域 25 年以上的經驗，過去 7 年一直擔任放大器應用及新產品定義方面的職務。Jim 擁有美國西雅圖華盛頓大學 BSEE 學位。
多年來，高效能類比設計都需採用分支供電電壓 (split power supply voltage)，才能完全發揮既有放大器的全部效能，例如 ±15V、±8V 和最近的 ±5V。如今的高效能類比趨向使用 +5V、+3V 與更低電壓的單電源，這不僅能夠降低產生的電壓，讓電源成本隨之減少，而且更可節省低功耗應用的能源。然而，如果訊號的可用電壓擺幅也必須減少，則類比設計中極為重要的可用動態範圍勢必同樣受到影響。
動態範圍的兩項重要數據是訊號雜訊比 (SNR) 與無雜訊動態範圍 (SFDR)。SNR 是訊號等級除以雜訊： 而 SFDR 是訊號等級除以最大混附訊號： 。
雜訊可分為許多種類，在放大器中，雜訊主要包含閃爍雜訊 (通常稱為 1/f 雜訊，因為與頻率呈 1:1 的反對數相依性)、熱雜訊及射雜訊。在放大器中，其非線性會造成諧波失真或互調，進而產生混附訊號。
在運算放大器中，電源電壓的降低一般會導致訊號等級降低，這是因為可用來操作放大器內部電晶體的電壓降低。當雜訊與失真維持不變時，SNR 與 SFDR 也會相應降低。為了重新恢復動態範圍，製造運算放大器時採用的製程與架構必須具備絕佳的雜訊與失真效能，而且電晶體正常運作時所需的固定電源必須減少，這的確需要製程技術與進階電路架構方面的重大突破， BiCom-III 正是這類製程技術創新的一例。
BiCom-III 製程概覽
BiCom-III 是專為超高精度類比 IC 開發的矽鍺 (SiGe) 製程。這是在基極區添加鍺的介電隔離式矽基製程 (dielectrically isolated silicon-based process)，在基極區添加鍺可大幅提升載波機動性，並達到極快速的暫態時間。此製程可生產出真正互補的雙極 NPN 與 PNP 電晶體，其中的暫態頻率 (fT) 為 18 至 19 GHz，而最大頻率 (fMAX) 為 40 至 60 GHz。互補電晶體可實現 AB 類放大器等級，這對高速、高效能的類比電路設計來說極度重要。
BiCom-III 製程是針對溫度範圍廣達 3V 至 5V 的電晶體運作而設計，可達到 18 至 19 GHz 範圍的 fT 值，並達到 40 至 50 GHz 範圍的 fMAX 值。與同類型互補技術的效能相比，其 fT 值反映出幾近三倍的提升程度。介電隔離式電晶體可將集極到基板的寄生現象減至最低，這些寄生參數會影響電晶體的高頻率效能。
這項技術還能為高速運算放大器帶來許多優點，其中包括：電壓係數極低的 MIM (metal-insulator-metal) 電容、絕佳的電阻匹配 (0.1%)、可降低寄生電容的介電隔離 (DI) (或稱為絕緣體層上覆矽，SOI)，以及極高的電晶體電流增益與爾利電壓 (early voltage) 相乘乘積 (β‧VA)，進而達到更高的放大器增益。
此外，此製程也包括 CMOS FET，可使高度複雜的數位功能整合在晶片上，以達到絕佳的類比效能。
NPN 與 PNP 雙極電晶體
此技術的主要元件為雙極電晶體。對於採用互補設計的高效能類比應用而言，能有效地協助 NPN 與 PNP 的 fT 效能，使其相互配合 (在 2 倍以內)。除了高 fT 之外，高速線性運算放大器以及其他訊號調節電路也需要高電晶體增益，其中的主要特點便是 β‧VA 的乘積。增加 VA 會造成 fT 下降，因為這需要提高基極的摻雜程度，因而導致行動性降低，並增加射極電容。添加鍺可以增強基場以抵消此效應，在提高 VA 的同時甚至也提高 fT。
經過提升的基極阻抗 (rb)、暫態頻率 (fT) 以及寄生接面電容 (cjc 與 cjs) 參數可提高固有寄生極點的頻率，以達到更高的頻寬運作。互補 SiGe 雙極電晶體可實現功耗極低的對稱架構，進而將失真程度降低。此外，電晶體較小的基極阻抗可使等效的輸入雜訊電壓降到更低。
表 1. 顯示一般雙極電晶體特性。圖 1. 顯示電晶體的橫截面圖。
表 1. 一般雙極電晶體特性 (25°C)
圖 1. BiCom-III NPN 與 PNP 電晶體的橫截面圖
CMOS 電晶體
除了雙極元件外，5V CMOS 也整合到此製程流程中，以支援需要高 SNR 效能的產品，例如高速類比數位轉換器 (ADC)。表 2. 列出 BiCom-III CMOS 電晶體特性。
MIM 電容
製程開發的關鍵在於整合穩定而高效能的被動元件。MIM 電容是由 TiN-Ox-TiSi2 層所組成，這些電容的線性電壓係數為 –6 ppm/V。由於電容與電壓特性的比值穩定，因此電容不會產生過大的失真。
電阻
此製程提供兩種類型的電阻，分別是 NiCrAl 薄膜電阻 (TFR) 及 POLY 電阻。對於市面上的高精度電阻而言，TFR 的 25 ppm/˚C 線性溫度係數極具競爭力。而POLY 電阻的 –6 ppm/˚C 線性溫度係數，目前在市場上仍未出現可以匹敵的競爭對手。一般而言，晶片內建的溫度追蹤功能耦合地相當緊密，而增益設定之類的類比設計功能不會隨著溫度改變出現顯著的變化。
運算放大器：架構與設計目標
為瞭解此製程如何協助運算放大器的設計人員，應該先瞭解該設計的架構與目標。所有運算放大器都使用相同的基本架構：輸入級、高阻抗節點及輸出級。
輸入級是用來取得差動輸入訊號，並將輸入端的差動電壓轉換為差動電流，並且使此電流傳送至高阻抗節點。來自輸入端的電流會在高阻抗節點上轉換為電壓，如果運算放大器提供單端輸出，則得到的電壓為單端電壓。如果運算放大器提供差動輸出，則得到的電壓為差動電壓。此後便會以輸出級緩衝高阻抗節點的電壓，以驅動輸出。
此設計的目標是盡可能獲得最高增益，同時減少誤差來源，並維持穩定性。此外，一般也希望得到極高的輸入阻抗與極低的輸出阻抗，換句話說，就是設計出「理想的運算放大器」。
Β x VA
當討論雙極電晶體時，許多設計人員都將電晶體電流增益 (β) 與爾利電壓 (VA) 的乘積視為評定效能優劣的指標。
對於輸入級而言，電晶體 β 較高便表示輸入偏移電流減少，進而表示輸入阻抗提高。這也會增加該級的增益，使得放大器的整體增益提升。
對於輸出級而言，β 愈高，輸出級對於高阻抗節點的負載就會減少，放大器的增益便會提高。
爾利電壓是測量電晶體集極阻抗大小的一種方法。高阻抗節點的阻抗與所用電晶體的爾利電壓有直接關聯，VA 愈高，阻抗便愈高，放大器增益也就愈高。
β x VA 愈高，運算放大器的效能愈好，這是因為它會提高迴路增益，而迴路增益會降低放大器的誤差，像是降低失真程度與輸入偏移。在 BiCom-III 中，NPN 的 β x VA 為 50,000，而 PNP 則為 20,000，這些都遠高於類似製程的數值。
介電隔離 (DI) 或絕緣層上覆矽 (SOI)
在製造過程中，電晶體周圍會形成氧化矽 (玻璃) 的隔離溝槽，使得電晶體與周圍結構相隔離，接面隔離製程 (junction isolated process) 則使用反向偏移 PN 接面來隔離電晶體。
介電隔離有兩項優點：
1. 其他裝置與基板的雜散電容降低。
2. 雜散電容提供相當低的線性電壓係數。
決定電晶體速度的因素相當多，其中一項重要因素便是雜散電容。隨著頻率增大，電流「損失」便會減少，因此電晶體在高頻率下運作的效能會提高。
隨電壓改變而變化的電容會導致非線性，進而導致失真。接面隔離製程會受此影響，這一般呈現在反向增益中具有較佳失真特性的運算放大器，而非非反向增益，因為前者的輸入共模電壓已經固定，而後者的共模電壓會隨著輸入訊號而變化。
MIM 電容
為了達到主極點補償，會特別在高阻抗節點加入電容。此電容的電壓係數愈低，產生的失真就愈小。由於一般出現在運算放大器中的最高電壓都是由此而來，因此這對於高阻抗節點相當重要。
BiCom-III MIM 電容的一般電壓係數 (線性) 為 –6 ppm/V，這個值相當低，足以與現有的最佳被動元件相比擬。
絕佳的電阻匹配 (0.1%)
對於設定增益、符合電流源以及降低輸入偏移電壓而言，電阻匹配相當重要。BiCom-III 製程無需任何調整，即可達到 0.1% 的固有匹配。其中的溫度係數也低於大多數商用電阻，對於薄膜電阻而言為 25 ppm/˚C (線性)，對於 POLY 電阻而言為 –6 ppm/˚C (線性)。
THS4302 與 THS4303 是匹配效能的例證，這些都是固定增益放大器 (5V/V 與 10V/V)，在 –40˚ C 至 +85˚ C 範圍內的絕對增益精確度高達 0.1%。
運算放大器
德州儀器的 THS4304 是一款寬頻、具回饋式電壓及穩定單位增益的 BiCom-III 運算放大器，適用於高效能高速類比訊號處理鏈，運作電源為 +5V 單電源。這僅需使用 5V 單電源即可提供優於舊型運算放大器的絕佳效能，而舊型運算放大器需要 10V 電源才能達到同等的效能水準。THS4304 的高速動態效能可達到 2.6GHz –3dB 的頻寬、750V/μs 的迴轉率、20 MHz 的 +45dBm 輸出三階截取 (OIP3)，以及 2.4 nV/√Hz 的輸入雜訊，而靜態功耗僅為 90 mW。
低電壓單電源運作
為求簡單起見，試以運算放大器進行 +5V 單電源運作，如下圖 2. 所示，其中的效能不會有任何變化。如圖所示，此電路會在輸入端傳遞 DC 訊號，因此，在參照 (或傾向運用) 中端供電的輸入訊號時必須相當謹慎。如果不需要 DC 操作，則可與輸入端串聯插入電容，將 RG 的 VREF 一側接地，然後通過電阻將正輸入偏移到 VREF (=2.5V)，如此即可透過小幅度的更改來達到放大器的 AC 耦合。這兩種方法都會將輸入與輸出共模電壓設定為中端供電，並達到最佳的放大器效能。
圖 2. 運算放大器 +5V 單電源操作
應用：高速高效能 ADC 驅動放大器差動驅動放大器
上述電路是按照圖 3. 進行調整的結果，進而提供高效能差動放大器驅動電路，用於 ADS5500 之類的高效能 ADC (14 位元 125 MSP ADC)。為便於測試，此電路使用變壓器將單端來源訊號轉換為差動訊號。如果應用中的輸入訊號來源為差動訊號，就不需要變壓器。
此電路採用兩個放大器針對高速ADC提供差動訊號路徑，其中使用電阻分壓器 (兩個 10kΩ 電阻) 取得 2.5V (VREF) 的中端供電參考電壓 (與上述單電源電路所示相同)。將電壓施加到 RG 一側並施加到運算放大器的正輸入端 (透過變壓器的中間抽頭)，即可將運算放大器的輸入與輸出共模電壓設定為中軌，以優化效能。此高速 ADC 需要 1.5V 的輸入共模電壓，由於所需的共模電壓不匹配，因此訊號是從放大器的輸出端經過兩個 1nF 電容到達 ADC 的輸入端進行 AC 耦合。此高速 ADC 的 CM 電壓會透過輸入端的 1kΩ 電阻將 ADC 的輸入偏移為所需的電壓。
由於運算放大器是設定為非反向放大器，因此輸入端為高阻抗。這對連接至高阻抗來源特別有助益。在這種情況下，放大器會提供阻抗匹配與訊號放大。
在圖 6. 中，此電路的 SFDR 效能以紅色標示，而取自ADS5500資料表的一般效能則以藍色標示。此圖涵蓋的頻率範圍介於 10MHz 與 55MHz 之間，此電路的效能資料分別以 10MHz、15.5MHz、20MHz、30MHz、40MHz 及 50MHz 等頻率得出的數據。
此電路使用的差動拓樸可大幅抑制放大器的二階諧波失真。利用這項特性，再加上放大器的絕佳三階諧波失真效能，即可使得此高速 ADC 的取樣程序產生較高階的諧波，達到電路 (頻率高達 40MHz) SFDR 效能的設定。
放大器電路 (利用電阻分壓器產生偏壓) 需要 +5V 單電源提供總共 185mW 的功率。
圖 3. 使用兩個運算放大器的高速 ADC 放大器驅動電路
圖 4. 高速 ADC 與運算放大器驅動電路的 SFDR 效能
圖 5. 顯示用於測試圖 6. 中運算放大器驅動電路的 PCB 配置。如圖所示，電路需要極為對稱的配置，才能發揮全部效能。
圖 5. ADS5500 與 THS4304 PCB 配置
結論
現今高效能類比電路的發展趨勢傾向低電壓單電源操作，這需要相當進步的相關技術與設計，BiCom-III 等的新製程使得這類新裝置得以問世，進而促成一系列能滿足低功率需求的新一代應用。
References
1. “A 5V Complementary-SiGe BiCMOS Technology on SOI for Ultra High-Speed Precision Analog Circuits” by Badih El-Kareh, Scott Balster, Philip Steinmann, Bill Leitz, Kambiz Dawoodi, Marco Corsi, Leland Swanson and David Tatman – Solid State Technology, September 2005.
關於作者
Jim Karki 為德州儀器高速放大器策略行銷部門經理，並身兼技術小組成員，本身擁有類比與數位電子產品領域 25 年以上的經驗，過去 7 年一直擔任放大器應用及新產品定義方面的職務。Jim 擁有美國西雅圖華盛頓大學 BSEE 學位。
