多核心設計工具新突破
新思科技，2010年三月初剛發表了新款的RTL合成工具軟體，Design Compiler 2010（以下簡稱：DC2010），強調可以在原來的Galaxy平台上，提升雙倍之合成與實作效率。該公司負責這項產品行銷工作的Gal Hasson，特別飛到台灣，為媒體介紹該工具系統，已經獲得客戶肯定與背書。
強調 DC 2010可以讓訊號合成(Synthesis)、佈局與繞線(Place and Route)等設計效率倍增，Hasson得要在媒體面前拿出證據。他表示，經過無數的實際設計實驗統計，DC2010確實能夠在設計佈局(layout)、平面佈局(floorplan)之關聯性上，提升5%的效益，而其多核心技術(multicore technology)，則可創造雙倍的執行速率。
隨著IC設計越來越複雜，工程師幾乎需要具有通天本領，才能夠在小小的一平方公分的面積裡，塞進長達1千公尺、甚至2千公尺長的電路。在2005年時，若採用0.13微米或 90奈米製程作設計，意味著，在一平方公分的面積上，要放進長達1千公尺長的電路；五年後的今天，採用65奈米、45奈米、甚至比32奈米更細的線寬來作 IC設計，必須把長達2千公尺的電路，塞進同樣一平方公分的範圍內。想想看，五年，在指尖上相仿的面積上，要放上兩倍長的電路。
訊號合成，以及佈局繞線，這兩項重要工作，因為著這樣的高複雜度，而更加痛苦。一項IC設計的專案，在這兩項工作間來來回回，早已是常態，而這個來來回回的痛苦歷程，還有個暱稱，叫做乒乓效應。
為了解決這個丟過來丟過去，老解決不了問題，導致拖延設計完成時間的困擾，身為IC設計工具軟體大廠， 尤其是靠著訊號合成起家的新思科技而言，近幾年來，持續不斷端出解決方案，希望能夠真正幫上客戶的忙。
我記下了這句：DC2010 ，在四核心(four cores)執行時可達成兩倍合成執行速率 ( 2X faster synthesis runtimes)。這個兩倍，是怎麼計算出來的呢？ Hasson回答說是蒐集了很多設計專案實例，整體估算而來。
雙瑞背書
上週在美國，已經有四家客戶確定採用DC2010，包括Renesas, Panasonic, Intel 及 TI, 其中瑞薩科技與瑞昱科技，這兩家以「瑞」字為開頭的公司，還特別為DC2010背書。
瑞薩科技（Renesas）DFM暨數位EDA技術部門經理Hitoshi Sugihara表示：「降低設計時程與強化設計效能對維持我們的市場競爭力非常重要。有了新增的拓樸繪 圖技術實體指南，我們在Design Compiler與IC Compiler間的運算關聯性可降低至百分之五，且在IC Compiler中達成近兩倍速的佈局，並有效提升設計時程。」
瑞昱半導體（Realtek）設計技術研發中心副處長黃世安（Shin-Arn Hwang）表示：「過去幾年來，我們利用Design Compiler的拓樸繪圖技術，在合成過程中找出並改善問題癥結以提供可預測的實作設計。Design Compiler 2010合成結果和實體設計結果緊密關聯，同時能加速IC Compiler中的佈局達1.5倍。該 合成與佈局設計間的緊密關聯性以及快速執行時間(faster runtimes)， 符合我們在65奈米及更先進的製程技術中，對減少迴圈週期和 大幅縮短設計時程的需求。」
圖2.
回顧1988年，由 Bill Krieger, Aart de Geus 與Dave Gregory三人創立的 Synopsys，就是靠著暱稱「X 技術」的Design Compiler，開啟了業界以硬體描述語言（HDL）為基礎的設計世代。當年，X技術訴求的，就是提高設計工程師的生產力。這項訴求，持續到22年後的今日。
圖3.
『Wa-People!』小檔案 -【新思科技：Synopsys】
總部位於美國加州山景市(Mountain Veiw)的新思科技【Synopsys Inc. (Nasdaq:SNPS)】，為全球領先的電子設計自動化(EDA, Electronic Design Automation)廠商。在北美、歐洲、日本和亞洲等60多個地區都設有分公司及辦事處。新思科技網站: http://www.synopsys.com 。
新思科技，2010年三月初剛發表了新款的RTL合成工具軟體，Design Compiler 2010（以下簡稱：DC2010），強調可以在原來的Galaxy平台上，提升雙倍之合成與實作效率。該公司負責這項產品行銷工作的Gal Hasson，特別飛到台灣，為媒體介紹該工具系統，已經獲得客戶肯定與背書。
強調 DC 2010可以讓訊號合成(Synthesis)、佈局與繞線(Place and Route)等設計效率倍增，Hasson得要在媒體面前拿出證據。他表示，經過無數的實際設計實驗統計，DC2010確實能夠在設計佈局(layout)、平面佈局(floorplan)之關聯性上，提升5%的效益，而其多核心技術(multicore technology)，則可創造雙倍的執行速率。
隨著IC設計越來越複雜，工程師幾乎需要具有通天本領，才能夠在小小的一平方公分的面積裡，塞進長達1千公尺、甚至2千公尺長的電路。在2005年時，若採用0.13微米或 90奈米製程作設計，意味著，在一平方公分的面積上，要放進長達1千公尺長的電路；五年後的今天，採用65奈米、45奈米、甚至比32奈米更細的線寬來作 IC設計，必須把長達2千公尺的電路，塞進同樣一平方公分的範圍內。想想看，五年，在指尖上相仿的面積上，要放上兩倍長的電路。
訊號合成，以及佈局繞線，這兩項重要工作，因為著這樣的高複雜度，而更加痛苦。一項IC設計的專案，在這兩項工作間來來回回，早已是常態，而這個來來回回的痛苦歷程，還有個暱稱，叫做乒乓效應。
為了解決這個丟過來丟過去，老解決不了問題，導致拖延設計完成時間的困擾，身為IC設計工具軟體大廠， 尤其是靠著訊號合成起家的新思科技而言，近幾年來，持續不斷端出解決方案，希望能夠真正幫上客戶的忙。
我記下了這句：DC2010 ，在四核心(four cores)執行時可達成兩倍合成執行速率 ( 2X faster synthesis runtimes)。這個兩倍，是怎麼計算出來的呢？ Hasson回答說是蒐集了很多設計專案實例，整體估算而來。
雙瑞背書
上週在美國，已經有四家客戶確定採用DC2010，包括Renesas, Panasonic, Intel 及 TI, 其中瑞薩科技與瑞昱科技，這兩家以「瑞」字為開頭的公司，還特別為DC2010背書。
瑞薩科技（Renesas）DFM暨數位EDA技術部門經理Hitoshi Sugihara表示：「降低設計時程與強化設計效能對維持我們的市場競爭力非常重要。有了新增的拓樸繪 圖技術實體指南，我們在Design Compiler與IC Compiler間的運算關聯性可降低至百分之五，且在IC Compiler中達成近兩倍速的佈局，並有效提升設計時程。」
瑞昱半導體（Realtek）設計技術研發中心副處長黃世安（Shin-Arn Hwang）表示：「過去幾年來，我們利用Design Compiler的拓樸繪圖技術，在合成過程中找出並改善問題癥結以提供可預測的實作設計。Design Compiler 2010合成結果和實體設計結果緊密關聯，同時能加速IC Compiler中的佈局達1.5倍。該 合成與佈局設計間的緊密關聯性以及快速執行時間(faster runtimes)， 符合我們在65奈米及更先進的製程技術中，對減少迴圈週期和 大幅縮短設計時程的需求。」
圖2.
回顧1988年，由 Bill Krieger, Aart de Geus 與Dave Gregory三人創立的 Synopsys，就是靠著暱稱「X 技術」的Design Compiler，開啟了業界以硬體描述語言（HDL）為基礎的設計世代。當年，X技術訴求的，就是提高設計工程師的生產力。這項訴求，持續到22年後的今日。
圖3.
『Wa-People!』小檔案 -【新思科技：Synopsys】
總部位於美國加州山景市(Mountain Veiw)的新思科技【Synopsys Inc. (Nasdaq:SNPS)】，為全球領先的電子設計自動化(EDA, Electronic Design Automation)廠商。在北美、歐洲、日本和亞洲等60多個地區都設有分公司及辦事處。新思科技網站: http://www.synopsys.com 。
