瑞薩科技 (Renesas Technology)宣佈，該公司成功開發用於系統晶片 (SoC) 裝置的高速、低功耗、可合成式 DSP (Digital Signal Processor / 數位訊號處理器) 核心*1。此 DSP 核心利用最新的飽和處理方法*2，搭配飽和預告器 (saturation anticipator) 電路，以及採用階層式結構的佈局技術，使運算速度最佳化。上述先進技術，使本核心產品的速度，比瑞薩先前的 DSP 產品快約 20%。
新款 VLIW*3 (Very Long Instruction Word / 超長指令文字) 型可合成 DSP 核心的測試晶片，係利用 90 奈米 (nm) CMOS 製程製造。此核心於 1.2 V 電源電壓時，最高運算速率可達 1.047GHz。在如此速度下進行 128-tap FIR 過濾運算的功耗僅有 0.10mW/MHz，且核心的矽面積極為短小：僅約0.5mm2。
本款 DSP 核心將嵌入於各種不同的瑞薩系統晶片裝置，使用在電子產品與系統的次世代多媒體處理應用。
近年來，多媒體資料如聲音及影像的品質與解析度愈來愈高，且未來仍將保持此一趨勢，因此以極快速度處理大量多媒體資料就成為必要的功能。例如，使用AAC (Advanced Audio Coding / 進階語音編碼) 作為聲音資料的壓縮格式，並以一般處理方式的十二倍速度處理，就能在五分鐘內編碼 (轉換為壓縮格式) 一小時的語音資料，進而在極短時間內錄下語音資料。然而，影像包含更多資料，且高畫質電視 (HDTV) 的影像，比標準電視 (SDTV) 的影像資料量更為龐大。例如，高畫質電視使用的 H.264/AVC (Advanced Video Coding / 進階視訊編碼) 影像壓縮格式，其螢幕尺寸 (1,920 x 1,080 像素) 所需的編碼工作負荷，是標準電視螢幕尺寸 (720 x 480 像素) 的六倍之多。
DSP 能極有效率地處理多媒體資料，目前使用於許多不同的應用。隨著多媒體資料處理負荷持續成長，對更快速 DSP 的需求也隨之增加。細言之，對高畫質電視影像執行位元速率控制的處理器，其運作速度必須超過 1GHz。然而，適合嵌入於系統晶片裝置，並應用於數位家電及其他電子產品的高速 DSP，也必須非常小、且功耗低。要同時兼這兩種特性，並不容易。
<技術細節>
在此背之下，瑞薩科技開發出增進其 DSP 速度的新技術，並已應用於VLIW 型的可合成 DSP 核心。此種新核心以 1GHz 速度運算，並可嵌入於系統晶片裝置。用於達成此種較高運算速度的技術，具有兩種特色，說明如下。
(1) 以飽和預告器電路進行新型飽和作業
DSP 執行大量的乘加迴圈運算。它們使用保護位元，避免算術運算時發生溢位，並提供有效率的資料處理。當 DSP 轉換保護位元格式的資料為無保護位元的資料時，若發生溢位，則資料會轉換為指定的最大或最小值。此飽和電路即執行偵測溢位的重要功能。瑞薩科技已開發出新型的飽和電路。
在傳統的飽和電路中，飽和運算是在加法運算完成後才執行。若飽和未遭偵測出，則飽和電路會要求運算電路的最後階段，輸出加法器產生的結果。但如果偵測到飽和狀態，則飽和電路會適時要求最後階段段輸出最大或最小值。由於上述運算必須依序逐項執行，因此無法達成高速處理作業。
相較之下，此種新開發技術運作方式如下：
(a)當資料輸入加法器的同時，檢查 (checker) 電路使用 LZA (Leading-Zero Anticipation / 前置零預期)*4 來預期是否會發生飽和。
(b)預期與加法平行發生。基於此預期的結果，預告器電路會下指令，使運算電路的最後階段，輸出加法器產生的結果，或輸出指定的最大或最小值。
加法器與飽和預告器電路若平行運算，事實上會增加處理速度。此項技術較傳統設計速度大增 10.5%。
(2) 具階層式結構的佈局技術使運算速度最佳化
傳統佈局的階層式結構，是環繞功能模組而成。因此產生的關鍵路徑 (critical path)，佈線長度增加，影響了處理速度。在研發本款新 DSP 時，瑞薩科技分析關鍵路徑，認為其速度最為重要，於是創造一種階層式結構 ，使運算速度得以最佳化。最佳化的目標，則是縮短關鍵路徑的佈線長度。其主要特點如下：
(a)關鍵路徑並未經過數個重模組。
(b)運算單元與旁通電路 (如所連結的控制線) 組合成單一模組。
模擬顯示此最佳化結構，速度比傳統的設計增加達 9.3%。
本技術細節部分，首見於 2006 年 6 月 15 日起在夏威夷火努魯魯舉行的 2006 Symposium on VLSI Circuits 發表的技術論文。
新款 VLIW*3 (Very Long Instruction Word / 超長指令文字) 型可合成 DSP 核心的測試晶片，係利用 90 奈米 (nm) CMOS 製程製造。此核心於 1.2 V 電源電壓時，最高運算速率可達 1.047GHz。在如此速度下進行 128-tap FIR 過濾運算的功耗僅有 0.10mW/MHz，且核心的矽面積極為短小：僅約0.5mm2。
本款 DSP 核心將嵌入於各種不同的瑞薩系統晶片裝置，使用在電子產品與系統的次世代多媒體處理應用。
近年來，多媒體資料如聲音及影像的品質與解析度愈來愈高，且未來仍將保持此一趨勢，因此以極快速度處理大量多媒體資料就成為必要的功能。例如，使用AAC (Advanced Audio Coding / 進階語音編碼) 作為聲音資料的壓縮格式，並以一般處理方式的十二倍速度處理，就能在五分鐘內編碼 (轉換為壓縮格式) 一小時的語音資料，進而在極短時間內錄下語音資料。然而，影像包含更多資料，且高畫質電視 (HDTV) 的影像，比標準電視 (SDTV) 的影像資料量更為龐大。例如，高畫質電視使用的 H.264/AVC (Advanced Video Coding / 進階視訊編碼) 影像壓縮格式，其螢幕尺寸 (1,920 x 1,080 像素) 所需的編碼工作負荷，是標準電視螢幕尺寸 (720 x 480 像素) 的六倍之多。
DSP 能極有效率地處理多媒體資料，目前使用於許多不同的應用。隨著多媒體資料處理負荷持續成長，對更快速 DSP 的需求也隨之增加。細言之，對高畫質電視影像執行位元速率控制的處理器，其運作速度必須超過 1GHz。然而，適合嵌入於系統晶片裝置，並應用於數位家電及其他電子產品的高速 DSP，也必須非常小、且功耗低。要同時兼這兩種特性，並不容易。
<技術細節>
在此背之下，瑞薩科技開發出增進其 DSP 速度的新技術，並已應用於VLIW 型的可合成 DSP 核心。此種新核心以 1GHz 速度運算，並可嵌入於系統晶片裝置。用於達成此種較高運算速度的技術，具有兩種特色，說明如下。
(1) 以飽和預告器電路進行新型飽和作業
DSP 執行大量的乘加迴圈運算。它們使用保護位元，避免算術運算時發生溢位，並提供有效率的資料處理。當 DSP 轉換保護位元格式的資料為無保護位元的資料時，若發生溢位，則資料會轉換為指定的最大或最小值。此飽和電路即執行偵測溢位的重要功能。瑞薩科技已開發出新型的飽和電路。
在傳統的飽和電路中，飽和運算是在加法運算完成後才執行。若飽和未遭偵測出，則飽和電路會要求運算電路的最後階段，輸出加法器產生的結果。但如果偵測到飽和狀態，則飽和電路會適時要求最後階段段輸出最大或最小值。由於上述運算必須依序逐項執行，因此無法達成高速處理作業。
相較之下，此種新開發技術運作方式如下：
(a)當資料輸入加法器的同時，檢查 (checker) 電路使用 LZA (Leading-Zero Anticipation / 前置零預期)*4 來預期是否會發生飽和。
(b)預期與加法平行發生。基於此預期的結果，預告器電路會下指令，使運算電路的最後階段，輸出加法器產生的結果，或輸出指定的最大或最小值。
加法器與飽和預告器電路若平行運算，事實上會增加處理速度。此項技術較傳統設計速度大增 10.5%。
(2) 具階層式結構的佈局技術使運算速度最佳化
傳統佈局的階層式結構，是環繞功能模組而成。因此產生的關鍵路徑 (critical path)，佈線長度增加，影響了處理速度。在研發本款新 DSP 時，瑞薩科技分析關鍵路徑，認為其速度最為重要，於是創造一種階層式結構 ，使運算速度得以最佳化。最佳化的目標，則是縮短關鍵路徑的佈線長度。其主要特點如下：
(a)關鍵路徑並未經過數個重模組。
(b)運算單元與旁通電路 (如所連結的控制線) 組合成單一模組。
模擬顯示此最佳化結構，速度比傳統的設計增加達 9.3%。
本技術細節部分，首見於 2006 年 6 月 15 日起在夏威夷火努魯魯舉行的 2006 Symposium on VLSI Circuits 發表的技術論文。
