2016年12月6日--於 2016國際電子元件會議（IEEE International Electron Devices Meeting，IEDM）中，全球領先的奈米電子及數位技術研發與創新中心比利時微電子研究中心首度展示由矽奈米線垂直堆疊的環繞式閘極（GAA）金屬氧化物半導體場效電晶體（MOSFETs）的 CMOS 積體電路。關鍵的技術在於雙功率金屬閘極使得 n 型和 p 型裝置的臨界電壓得以相等。同時，比利時微電子研究中心也研究了新的結構對於原來的靜電放電（ESD）表現的影響，且發表了一個靜電放電防護二極體。這個突破性的結果增進了 GAA 奈米 MOSFETs 的發展，並且看到了鰭式場效電晶體（FinFETs）在未來製程上成功的希望。
環繞式閘極奈米線電晶體（GAA NWFET）是最有可能成功突破 7 奈米以下鰭式電晶體製程的候選人。環繞式閘極奈米線電晶體擁有絕佳的靜電掌控能力，從而實現極限的 CMOS（互補式金屬氧化物半導體）裝置微縮。在水平配置中，它們是當今主流 FinFET 技術的自然延伸。在該配置中，可以通過垂直堆疊多條水平奈米線來最大化每個覆蓋區的驅動電流。就在今年，比利時微電子研究中心的科學家展示了垂直堆疊、由直徑 8 奈米的矽奈米線所製成的環繞式閘極場效電晶體（GAA FET）。這些電晶體展現優異的靜電控制，由 n-FETs 和 p-FETs 製作而成。
比利時微電子研究中心目前正展示由矽奈米線垂直堆疊製成的環繞式閘極金氧半場效電晶體（GAA MOSFET）的 CMOS 積體電路，其具有 n 型和 p 型元件的相同臨界電壓*。積體電路技術中的關鍵是雙功函數金屬閘極的使用，使得 n-FET 和 p-FET 的臨界電壓得以獨立設置。在該步驟中，P 型功函數金屬（PWFM）在所有元件中的溝槽式閘極使用，然後使用選擇性蝕刻P型功函數金屬到奈米結晶性鉿氧化物（HfO2）到 n-FET，隨後利用 N 型功函數金屬。NMOS 和 PMOS 元件相同臨界電壓（VT,SAT = 0.35V）的觀察也驗證了雙功函數金屬集成技術。
比利時微電子研究中心同時也研究了這種新的裝置結構對於原有的靜電放電（ESD）的影響**.，發表了兩種不同的靜電放電防護二極管，即閘二極體和淺溝槽隔離（STI）二極體。 STI 二極體因為表現出優異的二次崩潰電流（It2）與寄生電容的比率，所以是更好的靜電放電防護元件。測量和 TCAD 模擬也證明，與塊狀基板式鰭式電晶體（Bulk FinFET）二極體相比，GAA 奈米線二極體維持了靜電放電的表現。
比利時微電子研究中心的邏輯裝置與積體電路總監 Dan Mocuta 表示：「在 GAA 矽質 CMOS 技術和靜電放電防護結果方面的積體電路技術是在實現 7 奈米及其以下製程的重要成就。未來的工作將集中於近一步優化各個製程的步驟，例如共同優化連結和奈米線形成。」
Imec’s research into advanced logic scaling is performed in cooperation with imec’s key partners in its core CMOS programs including GlobalFoundries, Huawei, Intel, Micron, Qualcomm, Samsung, SK Hynix, Sony and TSMC.
比利時微電子研究中心的 CMOS 進階邏輯微縮研究案將與其關鍵夥伴，含格羅方德、華為、英特爾、美光、高通、 三星、SK 海力士，索尼和台積電等共同合作。
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圖１-(a) PWFM 被 n-FETs 蝕刻後的 Top View 掃描電子顯微鏡（SEM）影像，和 (b) p-FETs 和 n-FETs 在製程結束後的穿透式電子顯微鏡（TEM）影像 (LG = 30nm)
*〈搭載雙功函數金屬閘極的垂直堆疊環繞式閘極（GAA）矽奈米 CMOS 電晶體〉H. Mertens 等，IEDM 2016
**〈以本體矽環繞式閘極垂直堆疊之水平奈米線技術中的靜電放電二極體〉S.-H. Chen 等，IEDM 2016
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