Cadence榮獲2020年四項台積電開放創新平台合作夥伴大獎
前言：
Cadence與台積電共同開發3奈米設計架構、3DIC設計生產解決方案、
以及雲端時序簽核設計解決方案，與DSP矽智財而獲獎
全球電子設計創新領導廠商益華電腦(Cadence Design Systems, Inc.) 宣布，其因矽智財與電子設計自動化解決方案，榮獲台積電頒發四項開放創新平台 (OIP) 年度合作夥伴大獎。Cadence因與台積電共同開發3奈米設計架構、三維積體電路(3DIC)設計生產解決方案、以及雲端時序簽核設計解決方案與數位訊號處理器(DSP)矽智財而獲認可表彰。
Cadence榮獲的獎項與台積電共同開發合作成果包括：
3奈米設計架構：Cadence與台積電深入合作於先進製程技術設計架構開發，協助客戶於3奈米生產設計專案上，使用包括Cadence® Virtuoso®客製IC設計平台，以及由Innovus™ 設計實現系統與Genus™ 合成解決方案等所組成的全數位設計實現與簽核工具。
3DIC設計生產解決方案：為大幅提升產能，Cadence與台積電針對最新的台積電3DFabric™ 封裝技術設計解決方案進行合作，為InFO 和 CoWoS® 實現經認證且強化的參考流程，涵蓋整套的Cadence多晶片與小晶片先進封裝規畫、佈局、驗證和電子分析，包含針對CoWoS設計的3D電磁模擬Clarity 3D求解器。
雲端時序簽核設計解決方案：Cadence進一步擴大其與台積電在雲端的合作，藉由Cadence CloudBurst™ 平台使用Cadence Tempus™ 時序簽核方案加快時序簽核的方法，在150台機器上展現出可擴展性，追求最快速的整備時間，並降低超過2倍時序簽核機器成本。另外，Cadence成功實現以雲端為基礎的安全環境，提供大學院校創建先進製程設計之用，並與台積電雲端聯盟合作夥伴組隊提供設計環境，舉辦首屆台積電「前瞻佈局大賽」。每一個領域皆發揮出CloudBurst平台的最大效益，滿足台積電虛擬設計環境 (VDE) 的要求。
DSP矽智財：Cadence與台積電的Soft IP9000團隊合作，在台積電整合流程中認證Cadence Tensilica® DSP IP。
台積電設計建構管理處資深處長Suk Lee表示：「我們持續與Cadence合作，讓我們的共同客戶實現最佳的設計成果，我們期望客戶能運用我們最新的先進技術，發揮設計解決方案的最大效益，在其應用市場中實現矽創新並快速推向市場。」
Cadence資深副總裁暨數位與簽核事業群總經理滕晉慶(Chin-Chi Teng)表示:「透過我們與台積電的不斷合作，我們讓雙方共同的客戶能信心十足地運用我們的最新技術來滿足設計目標。來自台積電四項獎項肯定的榮耀，進一步證明Cadence實踐其對智慧系統設計策略的承諾，讓客戶得以從超大規模運算到消費者應用等，實現跨市場領域的SoC設計卓越。」
關於Cadence
Cadence在運算軟體領域擁有超過30年的經驗，已為當今電子設計的領導者。公司以智慧系統設計 (Intelligent System Design) 為核心策略，提供軟體、硬體及半導體IP，協助電子設計從概念走向應用實現。Cadence服務全球客戶，從晶片、印刷電路板至整體系統打造尖端與創新的電子產品，以應用於消費性電子、超大型運算、5G通訊、汽車、行動、航太、工業及健康醫療等當今最活躍的市場。Cadence 已連續六年榮獲財星雜誌(FORTUNE)評列「百大最佳職場」之肯定。詳細Cadence 資訊，請見www.cadence.com.
