IC 設計工作基本上可分為前端和後端兩大區塊：前端是指將硬體描述語言 (HDL) 轉成「網表」(net-list)，並透過模擬和驗證對功耗、效能、面積 (PPA) 進行優化；後端則是將 net-list 變成實際可供製造的電路圖，包括每個電晶體 (transistor) 詳細的定位及連線方式。為達成「APR」(Automatic Placement & Routing) 任務——自動擺放位置及繞線，一套有能力貫穿全流程的整合性電子設計自動化 (EDA) 工具正被受期待，以免出現溝通斷層而導致無謂的重工浪費。
有鑑於此，近期強打「設計卓越」(Design Excellence) 策略的益華電腦 (Cadence)，力推一手包辦包括設計創建之初到後端執行、簽核 (signoff) 的「iSpatial」流程，以解決前、後端各行其是，執行時間 (Runtime) 太長且電源完整性 (Power Integrity) 易有缺失的問題；並借助機器學習 (ML)，盡可能將 PPA 最佳化。Cadence 研發副總裁羅宇鋒表示，EDA 「整合」二字說來容易，但因牽涉元素太廣，真要付諸實行、由一家供應商獨力承攬並非易事；而他們已成功在同一個核心基礎架構上，使用同一個引擎串聯前、後端設計，實現數位全流程。
照片人物：Cadence 研發副總裁羅宇鋒
時序 vs. 電源完整性，必然或偶然？
尤具標誌性意義的是：Cadence 是業界首家有能力整合靜態時序分析 (STA) 和電子遷移與電阻電位降 (EMIR) 簽核的 EDA 廠商。羅宇鋒解釋，雖說時序 (Timing) 有時並非設計關鍵因子，卻可能使 EMIR 變得很敏感，唯有把電源完整性納入時序簽核 (Signoff) 同時進行，才能看出端倪；而 Cadence 創新「iSpatial」流程，是在同一個引擎上分工，既加快前端計算、又能讓後端的時序和功率／絕緣阻抗 (power/IR) 分析更臻完美。更迫切的是，協同優化可大幅改善效率 (Efficiency)、可預測性 (predictability) 和收斂 (Convergence) 結果。
尤具標誌性意義的是：Cadence 是業界首家有能力整合靜態時序分析 (STA) 和電子遷移與電阻電位降 (EMIR) 簽核的 EDA 廠商。羅宇鋒解釋，雖說時序 (Timing) 有時並非設計關鍵因子，卻可能使 EMIR 變得很敏感，唯有把電源完整性納入時序簽核 (Signoff) 同時進行，才能看出端倪；而 Cadence 創新「iSpatial」流程，是在同一個引擎上分工，既加快前端計算、又能讓後端的時序和功率／絕緣阻抗 (power/IR) 分析更臻完美。更迫切的是，協同優化可大幅改善效率 (Efficiency)、可預測性 (predictability) 和收斂 (Convergence) 結果。
圖1:Innovus 設計實現系統運用Machine Learning創新後的結果
資料來源：Cadence 提供
羅宇鋒補充，通常，工程師在大費周章繞線、調整架構後，若結果變動不明顯 (未顯著改善或變糟)，又得重頭嘗試不同的位置擺放；打通設計工作的任督二脈後，工程師再也不必陷入同一件事做兩次的漩渦，有效壓縮工作時程，且實證上 PPA改善 10%、執行時間提升三倍，已通過聯發科技、三星電子等用戶驗證。簡言之，「iSpatial」流程的價值在於：Handoff (接續互通)——在流程早期預見後著，從不完整數據推論出準確結果。意即：前端不必做得很完整也能預知後端結果，後端亦可無縫接手、加速執行，且因為前端考慮已很完善，收斂得出的結果更好。
GigaPlace＋GigaOpt 兩大 AI 引擎，連動前、後端設計
這主要得益於 GigaPlace 與 GigaOpt 兩大 AI 引擎技術，將 Cadence 三大產品線——暫存器傳遞語言 (RTL) 合成軟體 Genus、設計實現系統 Innovus 和形式簽核 Signoff，予以無縫銜接：
●GigaPlace 佈局引擎：是一多目標解算器，以連續可導函數建構數學模型並同時解算，優化合法擺置；
●GigaOpt 最佳化引擎：可自我調適、離散優化，但整體架構仍類似上述解算器，可綜觀全局、以免陷入局部迷思，不需使用者介入、就能自動避開局部最小值，並確保收斂結果是全局最優者。
這主要得益於 GigaPlace 與 GigaOpt 兩大 AI 引擎技術，將 Cadence 三大產品線——暫存器傳遞語言 (RTL) 合成軟體 Genus、設計實現系統 Innovus 和形式簽核 Signoff，予以無縫銜接：
●GigaPlace 佈局引擎：是一多目標解算器，以連續可導函數建構數學模型並同時解算，優化合法擺置；
●GigaOpt 最佳化引擎：可自我調適、離散優化，但整體架構仍類似上述解算器，可綜觀全局、以免陷入局部迷思，不需使用者介入、就能自動避開局部最小值，並確保收斂結果是全局最優者。
以此為支柱，「iSpatial」向上串接 RTL 編譯與映射 (Compile & Map) 後，再將前端功率邏輯重組 (Powerful logical restructuring) 及完整物理流程重組 (Full physical flow restructuring) 回饋至後端，不用重新繞線。羅宇鋒說明，雖然經由設定 IR Margin (餘裕) 也能防止電源供應電壓的壓降 (IR drop)，但隨著製程節點越小、IR 越趨敏感，此法 7nm 以下已不適用。再者，若晶片內部電源網格 (power grid) 過密，會造成過度設計、使繞線過於擁擠 (congestion)；反之恐增 IR 變異，過猶不及。此外，IR 和時序會互相影響，如果沒有同時考量，就無法準確預估。
圖2：基於同一架構與核心的 EDA 工具，有助不同職掌的 IC 設計工程師腦力激盪
資料來源：Cadence 提供
資料來源：Cadence 提供
先進製程挑戰大，AI inside & outside 齊發功
羅宇鋒補充，先進製程的物理效應會被放大，設計稍有閃失都可能因變異而功虧一簣，超低電壓的晶片 IR drop 更難掌握、不能只考慮單一因子，否則有損可靠度。進入 3nm 後，線徑更細、電阻越難克服；在電晶體微縮之際，頻率要求卻越來越高、增添繞線難度，加上散熱、擾動等皆是挑戰。另一方面，要避免佔用太多繞線資源。「iSpatial」流程可基於 IR 觀測時序，找出敏感路徑，繼而利用機器學習計算敏感度並建構數學模型做向量模擬，力求概括全貌、而非隨機取樣；其間演算法會不斷進化，用戶只需餵入數據、訓練模型即可預見設計成果。
羅宇鋒補充，先進製程的物理效應會被放大，設計稍有閃失都可能因變異而功虧一簣，超低電壓的晶片 IR drop 更難掌握、不能只考慮單一因子，否則有損可靠度。進入 3nm 後，線徑更細、電阻越難克服；在電晶體微縮之際，頻率要求卻越來越高、增添繞線難度，加上散熱、擾動等皆是挑戰。另一方面，要避免佔用太多繞線資源。「iSpatial」流程可基於 IR 觀測時序，找出敏感路徑，繼而利用機器學習計算敏感度並建構數學模型做向量模擬，力求概括全貌、而非隨機取樣；其間演算法會不斷進化，用戶只需餵入數據、訓練模型即可預見設計成果。
他直指，機器學習的厲害之處在於：從不完整的數據推算出完整結果，且用戶訓練出來的模型具有延續性和繼承性。當內嵌在 Innovus 的 AI 引擎向上協助修正設計後，Tempus 時序簽核的工程變更指令 (ECO) 就會向下回饋、連動製圖工作。羅宇鋒還透露，除了 AI inside——將機器學習嵌入工具、以演算法提高 PPA，他們亦正致力於 AI outside——優化流程、增進生產力。在設計人力越趨精簡下，設計師對於智慧型工具的需求呈現指數級增長，流程的「邏輯走向」格外重要；當然，前提是模型訓練的效率要夠好，才不會反生掣肘。
圖3：完成整合的 Cadence 全套 EDA 產品
資料來源：Cadence 提供
資料來源：Cadence 提供
