Altera Stratix V GX FPGA實現與PCIe Gen3相容

2013年5月23日--Altera公司今天宣佈，其28 nm Stratix® V GX FPGA已經收錄在最新的PCI-SIG® Integrators名錄中，符合PCI Express®（PCIe®）3.0規範（Gen3）要求。在最近的PCI-SIG實驗室測試中，Stratix V GX FPGA成功通過了全部PCI-SIG相容性和互通性測試，包括Stratix V在內的所有三代元件都被收錄在PCIe Integrators名錄中。Cyclone V和Arria V元件含在1.1（Gen 1）和2.0（Gen2）名錄中，Altera全系列28 nm元件所有三代產品現在均通過了PCI-SIG的PCIe相容性認證。

今天同時發佈的還有，為滿足Stratix V客戶無縫快速設計PCIe Gen3解決方案的需求，開發了Altera直接記憶體存取（DMA）參考設計。Stratix V GX FPGA為PCIe Gen3應用提供了增強通訊協定堆疊，這些應用對頻寬要求非常高，要求以較低的成本和整體功率消耗來實現系統整合，提高靈活性。

Altera產品行銷資深總監Patrick Dorsey評論表示：「Stratix V FPGA被PCIe Gen 3 Integrators名錄收錄表明我們的高性能元件非常成功。高性能Stratix V和PCIe Gen3能夠一起無縫工作，需要它們的客戶現在可以充滿信心的設計系統。此外，我們新的DMA參考設計簡化並加速了高性能PCIe Gen3x8硬體的開發。」

Altera DMA參考設計重點突出了需要PCIe Gen3x8的Stratix V設計的功能。透過展示理論最大峰值頻寬，參考設計證明Altera的Gen3解決方案幾乎能夠實現Gen3系統的全部頻寬，或者Gen3資料速率。而且，透過展示高達11 GB/秒的同時讀／寫操作，設計顯示了客戶在實際實現時能夠使用多大頻寬。DMA參考設計的特性包括：

l  與實例設計一同工作的Linux驅動程式

l  峰值輸送量（250MHz時，256位元142週期）

l  7.1 GB/s：背到背Tx記憶體寫入256位元組負載

l  7.0 GB/s：背到背Rx讀取完成輸送量

l  同時讀／寫操作：11.4GB/秒

l  支援PCIe Gen3的Altera Stratix V GX FPGA

Stratix V FPGA具有四個硬式核心PCIe Gen3x8矽智財（IP）模組。PCIe Gen3 IP模組支援x1、x2、x4和x8通路配置，每個通路傳送速率高達8-Gbps，與前一版本的Gen2 x8相比，使用Gen3 x8通路，輸送量提高了兩倍。與相應的軟式核心實施方案相比，Stratix V FPGA中的PCIe IP硬式核心模組節省了100,000多個邏輯單元。硬式核心PCIe Gen3 IP模組將PCIe通訊協定堆疊嵌入到FPGA中，包括了收發器模組、實體層、資料連結層和工作階段層。Stratix V FPGA的PCIe Gen3 IP支援PCIe基本規範Rev 3.0、2.x和1.x。

Altera提供其全系列產品全面的PCI-SIG相容解決方案，這些產品經過最佳化滿足了關鍵應用需求。這些解決方案包括支援端點、橋接、交換和根埠功能的可配置PCIe IP核心和開發板。

供貨資訊

Altera Stratix V GX FPGA目前已經開始成品發售。Quartus® II軟體13.0版下載中提供DMA參考設計。

Altera簡介

Altera的可編程解決方案幫助系統和半導體公司快速高效的實現創新，突出產品優勢，贏得市場競爭。請瀏覽：www.altera.com，瞭解Altera FPGA、CPLD和ASIC的詳細資訊。