2016年3月29日--全球電子設計創新領導廠商益華電腦(Cadence Design Systems, Inc.)宣佈， 其多項數位、簽核(signoff)及客製??類比工具已通過台積公司10奈米(nm) FinFET製程的V1.0版設計參考手冊(DRM)以及SPICE模型認證。同時，Cadence與台積公司將繼續合作，朝向7nm的相關技術邁進。雙方目前已根據最新的DRM與SPICE模型，針對早期設計的客戶，推出完整工具認證與最新製程設計套件(PDK)。
這些Cadence® 客製??類比、數位及簽核工具均在台積公司的高效能參考設計中進行驗證，可以提供客戶各種創新的方法，以便達成台積公司 7nm與10nm製程所帶來的各項優勢，進而達到更高的效能、更低的耗電以及更小的產品面積。經過認證的Cadence工具包括：
• Innovus™ 設計實現系統：可提高容量並縮短產品驗證的時間，而且可支援台積公司10nm製程的設計要求（例如電路設計、元件配置及繞線），並具備整合顏色??腳位存取 ??變異性感知等能力，藉以進行時序收斂(timing closure)、時序樹狀圖以及功耗最佳化等作業。
• Quantus™ QRC 擷取解決方案：符合台積公司所有10nm模型建立功能在準確性方面的要求，提供多重曝光、多重著色及內建3D萃取功能。
• Tempus™ 時序簽核解決方案：可執行整合的先進製程運算，提供有關延遲及訊號整合性效應方面的資訊，以符合台積公司非常嚴苛的精確性標準，並針對包含低電壓和超低電壓的各種操作條件，進行靜態時序分析(STA)。
• Voltus™ IC 電源整合性解決方案：這是針對Cell-level（單元級）的整合性工具，可廣泛地支援各種電子遷移和電壓降(EM/IR)設計規範及要求，同時又能夠讓跨越整個晶圓的系統晶片(SoC)電源簽核作業維持一定的精確性。
• Voltus-Fi客製電源完整性解決方案：這是針對SPICE等級的準確性工具，可廣泛地支援各種EM/IR設計規範及要求，並深入至電晶體元件等級，對類比、記憶體和客製數位IP模塊進行分析和簽核的作業。
• Virtuoso® 客製 IC 先進製程技術平台：提供創新的「從設計到簽核」流程，並整合達到簽核品質等級的電子和物理設計檢查功能，與Cadence通過台積公司認證之簽核平台緊密結合作業。
• Spectre® 模擬平台：Spectre電路模擬器、Spectre加速平行模擬器(APS) 以及Spectre eXtensive分割模擬器(XPS)，可提供快速且準確的電路模擬功能，並可全面性支援各種具有自體加熱以及可靠度效應之先進製程技術元件模型。
• 實體驗證系統(PVS)：包含各種先進的技術及規範平台，可支援設計規範檢查(DRC)、佈局與電路圖面對(LVS)、先進金屬填入製程、量率評比、與電壓之相關性檢查、圖案比對，以及設計端簽核等作業。
• Litho電氣分析器：可針對佈局依賴效應(LDE)進行重複模擬、佈局分析、配對條件檢查、LDE效應回報，並可能產生局部佈局的修正指引，以加快10nm類比設計融合的速度。
• Spectre® 模擬平台：Spectre電路模擬器、Spectre加速平行模擬器(APS) 以及Spectre eXtensive分割模擬器(XPS)，可提供快速且準確的電路模擬功能，並可全面性支援各種具有自體加熱以及可靠度效應之先進製程技術元件模型。
• 實體驗證系統(PVS)：包含各種先進的技術及規範平台，可支援設計規範檢查(DRC)、佈局與電路圖面對(LVS)、先進金屬填入製程、量率評比、與電壓之相關性檢查、圖案比對，以及設計端簽核等作業。
• Litho電氣分析器：可針對佈局依賴效應(LDE)進行重複模擬、佈局分析、配對條件檢查、LDE效應回報，並可能產生局部佈局的修正指引，以加快10nm類比設計融合的速度。
除了獲得台積公司10nm製程認證的工具之外，Virtuoso Liberate™ 特性解決方案以及Virtuoso Variety™ 統計特性解決方案也都經過其認可，因此可提供非常精確的Liberty資料庫，包括各種先進時序、雜訊及耗電量等模型，並透過Liberty 變化格式(LVF)模型所需要的各種創新方法，讓您可以執行製程變化簽核。而各種電子遷移模型，則可以使用於超低耗電量的應用中。在10nm的v1.0 版STA工具認證作業中所採用的各種資料庫，都是以這兩項解決方案進行特性分析。
Cadence與台積公司也針對10nm的製程，驗證了一套客製??混合訊號設計參考流程。這套流程中包含以下一些主要的功能性，因此可提升設計作業的效率：
• 先進的模擬功能，包括變動分析、EM/IR分析以及自體加熱效應的影響： 可協助設計人員建立耐用、可靠且具有高良率的設計。
• 採用多種色彩的客製佈局，包括快速原型設計、自動繞線功能，以及電子式及考慮各種LDE效應的設計：可透過高度自動化的方式，探知各種物理效應對於電路效能的影響。
• 具備電子意識設計的Virtuoso布局(Layout)設計套件：提供創新性的設計中電佈線和寄生電阻/電容（RC）檢查可確認色彩設計，讓設計團隊能夠推出更好的電路性能產品，實現更快的上市時間。
Cadence 資深副總裁暨數位及簽核與系統認證事業群總經理 Anirudh Devgan博士表示：「我們的工具經過認證之後，系統和半導體廠商就可以用更快的速度，將採用先進製程技術的各種設計推出到市面上，並應用於行動電話、 平板、應用處理器以及高階伺服器中。透過我們與台積公司更深入的合作，讓我們可以與客戶有更多的互動，參與他們各種10nm的設計作業，並更進一步投入 7nm的設計流程，以便讓客戶從這些最尖端的製程技術中獲得最大的優勢。」
台積公司設計基礎架構市場部資深處長 Suk Lee表示：「我們與Cadence密切合作，針對他們一系列的工具進行認證作業，藉此提供一套客製??混合訊號參考流程，幫助客戶在建立 7nm的設計時，減少設計往返的次數並提高預測能力。這也表示著台積公司10nm技術設計支援已成熟，將正式推向市場量產。」
更多關於Cadence各項工具的資訊，請參閱網站http://www.cadence.com/products/Pages/all_products.aspx
關於 Cadence
Cadence 持續推動全球電子設計創新，在現今的積體電路和電子產品領域中扮演重要角色。客戶利用 Cadence 的軟體、硬體、IP 和服務設計及驗證先進半導體、消費性電子產品、網路與通訊設備，以及電腦系統。公司總部位於加州聖荷西，在世界各地皆設有營業處、設計中心和研究機構服務 全球的電子產業客戶。如需 Cadence 及其產品和服務的詳細資訊，請上網站 www.cadence.com。
Cadence 持續推動全球電子設計創新，在現今的積體電路和電子產品領域中扮演重要角色。客戶利用 Cadence 的軟體、硬體、IP 和服務設計及驗證先進半導體、消費性電子產品、網路與通訊設備，以及電腦系統。公司總部位於加州聖荷西，在世界各地皆設有營業處、設計中心和研究機構服務 全球的電子產業客戶。如需 Cadence 及其產品和服務的詳細資訊，請上網站 www.cadence.com。
