照片人物: Cadence全球研發資深副總裁徐季平
進入16/14奈米以下製程，3D鰭式架構的FinFET製程由於是多重閘道非平面式電晶體，可令尺寸更加緊湊，可用電流也更高，也能減少基板電容值與洩漏功率，故而得以取代使用多時的平面式製程:MOSFET、High K介電值金屬閘等技術，成了今後各大晶圓代工廠較勁的技術主力。
14nm/FinFET 代表了將帶給EDA設計上一連串前所未有的挑戰。Cadence針對這些挑戰從RTL到 signoff，提出設計突破性測試晶片的流程，並承諾要與電子業生態系統大廠共同合作，一起推動讓此一新製程技術在行動裝置市場早日實現。
基於此一行動策略，今年Cadence相繼宣佈與台積電、ARM、Globalfoundries等客戶夥伴在FinFET製程上的合作成果。例如，ARM與Cadence宣布通力合作率先在台積公司的16nm FinFET製程上實現ARM Cortex™-A57處理器產品，實現16nm的效能與功耗承諾。測試晶片是運用完整Cadence RTL-to-signoff流程、Cadence Virtuoso客製化設計平台、ARM Artisan 標準單元庫和台積公司的記憶體巨集而設計實現的。此外，該公司的系統晶片開發工具也已經通過台積公司16奈米FinFET製程的設計參考手冊(design rule manual, DRM)第0.1版與SPICE模型工具認證。在早期階段就達成工具認證里程碑，意謂著先進製程客戶能夠著手開發設計，並駕馭新一代行動平台所需的低功耗與高效能優勢。
運用FinFET技術的16nm製程帶來了新的挑戰，就需要設計工具方面的全新開發。Cadence客製、數位與signoff產品解決了許多挑戰，例如新的設計規則、3D電晶體的RC萃取、互連與通道專屬電阻模型越來越高的複雜度、量化的單元庫、支援全新電晶體模型庫的特性，以及跨多層的雙重曝光。
Cadence全球研發資深副總裁徐季平表示：「這項重大里程碑代表了許多挑戰，需要ARM、Cadence與台積公司的工程師們共同協力。我們通力合作並致力創新，使我們的客戶能夠採用新一代IP、製程與設計技術，實現高效能、低功耗的系統單晶片。」
另一方面，益華電腦(Cadence)日前宣布，GLOBALFOUNDRIES格羅方德半導體與其合作，為20與14奈米製程提供樣式分析資料。GLOBALFOUNDRIES運用Cadence樣式分類(Pattern Classification)與樣式比對解決方案，因為他們能夠使可製造性設計(DFM)加速達4倍，而這正是提升客戶晶片良率與生產力的關鍵所在。
對於運用Cadence設計工具的GLOBALFOUNDRIES客戶而言，通過晶片驗證的DFM流程不僅方便好用，更與Cadence益華電腦的客製、數位與全晶片signoff流程密切整合。「DFM在晶片開發與製造之間扮演越來越重要的連結角色，而且在晶片良率與可預測性方面擔負重要的角色。」徐季平表示：「Cadence樣式分類技術幫助GLOBALFOUNDRIES客戶制定和達成高水準的良率目標，確保能夠享受到複雜設計的最高投資報酬。我們非常感激GLOBALFOUNDRIES承諾，將本公司技術運用於20與14奈米和以下的製程。」
