晶片尺寸與規模越來越大、設計規範亦越來越複雜，因應系統及全晶片層級的設計挑戰，Cadence數位研發團隊提供從設計到簽核收斂的完整設計工具與整合流程，解決方案也邁向高度整合與智慧化的發展趨勢。帶領Cadence數位與簽核事業群的研發方向的滕晉慶(Chin-Chi Teng)博士親自來台，與大家探討最新數位與簽核設計趨勢、技術挑戰與未來應用技術。
照片人物:Cadence數位與簽核事業群的研發方向的滕晉慶博士
3D-IC 設計挑戰和要求
隨著超大規模運算、消費性產品、5G 通訊、行動裝置和汽車應用對增加密度、更高帶寬和更低功率的需求加速，許多 IC 設計和封裝團隊正在密切關注垂直堆疊多晶片和小晶片。通過堆疊晶片和使用集成先進的封裝技術允許設計人員將更多的功能塞進許多更小的外形尺寸，同時提高性能並降低成本。有些人使用“超越摩爾”來描述3D-IC新技術的潛力。
Cadence資深副總裁暨數位與簽核事業群總經理滕晉慶(Chin-Chi Teng)博士表示，Cadence 長期透過其領先的數位、類比、PCB 設計工具，和封裝實現產品，為業界唯一擁有完整3D-IC解決方案平台。Integrity™ 3D-IC 平台是用於設計多個小芯片的新型高容量、統一設計和分析平台。Integrity 3D-IC平台提供協同設計的可行性是業界首款集成系統級和 SoC 級解決方案，讓Virtuoso 設計環境和Allegro 技術，整合性晶片簽核提取和具有 Quantus™ 提取解決方案與 Tempus 時序簽核解決方案的靜態時序分析，以及整合訊號完整性/電源完整性 (SI/PI) 、電磁干擾 (EMI) 和Sigrity™ 技術系列熱分析，Clarity™ 3D 瞬態求解器和Celsius™ 熱求解器等等，都有具有共同設計的功能。全新的Integrity 3D-IC平台和更多元的3D-IC解決方案系列組合，都建立在系統單晶片卓越設計和系統級創新的堅實基礎上。該平台建立在 Cadence數字實現解決方案 Innovus™ 實現系統的基礎架構之上，運用其跨領域、異質整合的專業，在晶片和封裝之間無縫銜接，進行晶片簽核和系統級收斂，允許系統級設計人員針對各種封裝樣式2.5D 或 3D規劃、實現和分析任何類型的堆疊芯片系統。
滕晉慶博士表示:隨著近來先進封裝技術的不斷發展，我們看見客戶的強烈需求，就是必須進一步在我們已然成功的3D基礎上，提供一個更緊密的整合型平台，將我們的設計實現技術與系統級規劃分析連結在一起。從 EDA 工具提供商的角度來看，重要的是開發跨域設計流程，為用戶提供跨小晶片、中介層、封裝基板和電路板無縫規劃、設計、分析和驗證的平台。全新的Integrity 3D-IC平台讓客戶能夠實現以系統驅動的功率、性能和面積 (PPA)，降低設計複雜性，加速產品上市。通過研發團隊努力推出的完整3D-IC平台支持台積電 3DFabric技術加速多晶片設計創新 技術，並促進多個新興領域的設計創新，包括 5G、人工智慧和物聯網。
JedAI大數據資料平台大幅加速AI驅動的晶片設計開發
運用AI技術實現電子設計自動化 (EDA)的技術轉變Cadence®整合企業資料和人工智慧平台-JedAI，從單個運行的單引擎演算法進化為利用大數據和AI優化整個 SoC 設計和驗證流程中多個引擎的多次運行。Cadence JedAI 平台使工程師能夠從大量晶片設計和驗證資料中收集有用的智慧化資訊，為新一代 AI 驅動的設計和驗證工具打開大門，從而顯著提高生產力和功耗、效能和面積 (PPA)。滕晉慶博士表示，藉由全新的Cadence JedAI平台，Cadence正在統一其AI平台的大數據分析-包括Verisium™ 驗證，Cadence Cerebrus™ 設計實現和Optimality™ 系統優化，以及第三方晶片生命週期管理系統。Chin-Chi強調，由一個AI引擎來駕馭多個晶片設計能力並進行多工資料處理與分析，推進Cadence電子自動化設計邁向EDA 2.0。
Cadence JedAI平台可以讓使用者更輕鬆地管理與新興消費、超大規模運算、5G通訊、汽車和行動應用等相關的設計複雜性。客戶若使用Cadence類比、數位、PCB設計、驗證和分析軟體（甚至是第三方應用程式），可以使用Cadence JedAI平台來統一和分析其所有大數據分析。此外，新平台支援雲端運算，在通過頂級雲端供應商的安全設計環境中，可提供高度可擴展的運算資源。
晶片卓越優化與簽核 一夕搞定
應對晶片層級設計在尺寸及複雜性上所面臨日益增長的挑戰，Cadence推出的全新Cadence Certus™設計收斂解決方案(Closure Solution) ，是首款具有大規模並行和分散式架構的全自動環境。它可自動作業支持無限容量的設計優化和簽核，提供通宵周轉時間，同時加速設計時程，整個設計收斂週期，從簽核優化到佈線、靜態時序分析 (STA) 和萃取，由數周縮短到一個晚上即可輕鬆完成。該解決方案能支持最大尺寸的晶片設計專案，給予無限的設計容量，與手動方法完成設計優化和簽核相比，生產率提高了 10 倍。
圖:Cadence Certus 收斂解決方案自動執行過程 圖片來源:Cadence blog
以往全晶片收斂流程包括從全晶片組裝、靜態時序分析、優化和簽核等，過程完全手動且繁瑣冗長，加上靜態時序分析需優化且簽核超過上百個分析場景，整個流程讓設計人員需經數月時間才能完成收斂。新解決方案提供了一個完全自動化的環境，以大規模的分佈實現卓越的優化和簽核。此解決方案透過與 Cadence Innovus™ 設計實現系統和 Tempus™ 時序簽核解決方案共同的引擎，進行同步的全晶片優化，藉此可省去晶片主設計者與模塊設計者之間的重複循環動作，同時使設計團隊快速做出優化和簽核決策。此外，結合Cadence Cerebrus™ Intelligent Chip Explorer的優勢，可從模塊層級到全晶片的簽核收斂流程中，讓設計人員體驗額外的生產力提升。
圖:用於簽核收斂的全自動和大規模分佈式流程 圖片來源:Cadence
滕晉慶博士表示：現在的設計團隊花費在處理單個重複作業的時間，通常就要5 到 7 天，才能滿足晶片層級簽核時效和功耗上的要求，而過去的設計方法未能提供且滿足高效設計收斂所需的團隊協作和用戶體驗。Cadence Certus收斂解決方案為客戶提供了一個新穎的晶片層級優化和簽核環境，可在短時間內提供出色的 PPA 成果。
Cadence在運算軟體領域擁有超過30年的經驗。三年以來，Cadence 以智慧系統設計（Intelligent System Design）策略，已從IC設計提升為系統設計公司,繼續提供軟體、硬體及半導體IP，協助電子設計從概念走向應用實現，打造尖端與創新的電子產品，以應用於超大型運算、5G通訊、汽車、行動、航太、消費性電子、工業及健康醫療等市場。
