2013年3月13日 –全球晶片設計及電子系統軟體暨IP領導廠商新思科技(Synopsys)今日宣布，聯華電子(United Microelectronics Corporation)採用新思科技IC Validator實體驗證(physical verification)解決方案，於其28奈米製程節點之微影(lithography)熱點(hot-spot)檢核。IC Validator模型比對(pattern matching)可快速偵測出受限於製造技術的布局(layout)，大幅加速最後的設計簽核(design signoff)步驟。而針對In-Design實體驗證，IC Validator可結合IC Compiler™解決方案，如此能讓從事布局繞線的工程師在設計後期避免突如其來的變動，並減少手動修正的情況，進而加速投片(tapeout)時程。透過自動修復微影的違例(lithography violations)，IC Validator模型比對技術可延展In-Design的流程，進而實現設計周轉(turnaround)時間的最佳化。
聯華電子先進技術開發處和矽智財研發設計暨設計資源處副總經理簡山傑表示：「聯電不斷透過最新的設計支援，協助客戶簡化流程，實現成功的矽晶設計。IC Validator的模型比對技術讓我們的客戶得以快速篩檢出困難度高的布局特徵，減少細部製程模擬的需要。再者，使用IC Compiler及In-Design技術可讓IC設計人員能在設計初期進行檢核，降低設計週期的風險。」
要在28奈米製程達成微影印刷適性(printability)可能會對實體設計帶來極大的限制，包括繁雜的設計規則檢查(design rule checks ，DRC)以及運算密集的細部製程模型檢查(process model checking)等。IC Validator透過創新的模型比對技術簡化該作業，並藉由直覺式2D多型態樣式分析強化傳統DRC。模型比對能達成晶圓準度和極速效能(ultra-fast performance)，可大幅加快微影熱點的偵測，並加速投片時程。
如果結合IC Compiler解決方案，IC Validator模型比對技術可擴大In-Design實體驗證的效益，減少後期不確定因子的發生率並降低手動修正的情況。有了模型比對技術，設計人員可直接在實作環境中透過按鈕進行微影熱點的篩檢。快速模型比對分析利用了整個In-Design架構，包括直覺式的錯誤回報、GDS合併、錯誤分類等。在繞線過程中，一旦偵測到違例狀況(violations)便會自行啟動修復機制，如此可省下繁複且易出錯的手動修正步驟。具備模型比對的In-Design實體驗證，讓設計人員能夠提早實現並維持完備的設計，如此可提升最後布局的品質，並減少進度上的風險(schedule risk)。
新思科技設計實作事業群資深副總裁Antun Domic表示：「隨著晶片設計日益複雜，我們必須將易製性(manufacturability)納入設計發展的一環。到了投片階段，已經沒有多少時間可進行後期設計分析及手動修補。而我們與聯電在模型比對技術上的合作大幅提升了實體設計與驗證間的整合。這套先進的解決方案能滿足雙方客戶在晶圓設計上的需求，提升製程上的能見度，同時能加速投片時程。」
關於新思科技
新思科技加速全球電子市場技術的創新。作為電子設計自動化（EDA）和半導體智財權(IP)領域的領導廠商，新思科技的軟體、IP和設計諮詢服務，有效協助工程師面對設計、驗證、系統和製造中的各種挑戰。自1986年以來，全球各地的工程師們透過Synopsys之技術服務，已經設計和創造了數十億個晶片和系統。更多資訊，請參考：www.synopsys.com。
