目標
本實驗活動的目標是使用CD4007電晶體陣列建構各種CMOS邏輯功能。CD4007包含三對互補的NMOS和PMOS電晶體。
使用CD4007電晶體陣列建構反相器
圖1顯示了CD4007的原理圖和接腳排列。
圖1. CD4007 CMOS電晶體陣列接腳排列
多達三個單獨的反相器可由一個CD4007封裝陣列建構而成。第一個配置最簡單，如圖2所示，將接腳8和13連接在一起作為反相器輸出即可建構。接腳6將作為輸入端。確保將接腳14(VDD)連接到電源，接腳7(VSS)連接到地。
圖2. 三個反相器
第二個反相器是透過將接腳2連接到VDD 且將接腳4連接到 VSS來建構的。接腳1和5連接在一起作為輸出，接腳3作為輸入。第三個反相器是透過將接腳11連接到VDD且將接腳9連接到VSS來建構的。接腳12為輸出，接腳10為輸入。
CMOS反相器特性表徵
CMOS反相器有許多靜態(DC)和動態(AC)性能特性，這些參數通常會固定的並需要測量。本部分我們將測量反相器的若干特性，但其他類型的閘極電路也可進行相同的測量，本次活動的後面部分會予以說明。我們將從靜態特性開始，包括閾值電壓、躍遷區域寬度、輸出源和灌電流。
閾值電壓
通常，CMOS製造製程經過特別設計，使得NMOS和PMOS元件的閾值電壓VTH大致相等，即互補。然後，反相器的設計人員調整NMOS和PMOS元件的長寬比W/L，使其各自的跨導也相等。
說明
在無焊試驗板上建構圖2所示的第一個反相器，以測試CMOS反相器的輸入到輸出開關特性。圖3中的藍色框表示ADALM2000上的連接器所需進行的連接。透過100Ω電阻將 VP((5 V)電源連接到 VDD （接腳14）以測量電源電流，並接地至VSS （接腳7）。將波形產生器的輸出端連接到反相器輸入端（接腳6）以及示波器輸入端1+，並將反相器輸出端（接腳8和13）連接到示波器輸入端2+。將未使用的示波器負輸入端（1-、2-）接地通常也是一個好辦法。
圖3. 測量輸入閾值和躍遷區域的設定
硬體設定
配置波形產生器產生100 Hz三角波，峰對峰值幅度為5 V，偏移為2.5 V。兩個示波器通道均應設定為1 V/div。將示波器配置為XY模式，水準軸為通道1，垂直軸為通道2。
圖4. 測量輸入閾值和躍遷區域的試驗板連接設定
程式步驟
首先使用示波器通道2測量反相器輸出電壓與輸入的關係；輸入掃描範圍為0 V至5 V，獲得類似圖5上方所示的曲線。
接著移動通道2示波器輸入端2+和2-，以測量圖3中100Ω電阻R1上的電壓。您可能需要調整通道2的垂直刻度以獲得電流波形的最佳視圖。現在，輸入從0 V掃描到5 V，獲得ID與輸入的關係圖。應該與圖5中的底部曲線非常相似。
圖5. 反相器輸出電壓和電源電流曲線與輸入電壓的關係
圖6. Scopy螢幕截圖：反相器輸出電壓和電源電流曲線與輸入電壓的關係
輸入到輸出傳遞特性圖顯示了輸出電壓VOUT與輸入電壓VIN的關係。請注意，當輸入電壓從0 V增加到5 V時，輸出電壓從5 V降低到0 V。電源電流特性圖顯示了流經VDD和地面之間電晶體的電流與輸入電壓VIN的關係。當輸入電壓接近地面和 VDD時，特性曲線有兩部份，並且VDD和地面之間沒有電流流動，這些情況很有吸引力，因為在此階段沒有功耗，而這就是現今幾乎所有數位電路都採用CMOS技術建構的原因。
作為電源的一小部分，躍遷區域寬度會產生通常稱之為雜訊容限的性能度量，即輸出保持在恆定高或低位準下的部分輸入範圍。考慮到雜訊可能疊加於輸入訊號上，因此希望輸出不會回應小的輸入變化。窄躍遷區域也可能減少輸出在狀態之間轉換的時間量，從而降低NMOS和PMOS電晶體部分導通時的直通電流。
動態性能
本部分我們將研究CMOS反相器的動態特性，即反相器在輸入訊號從低電壓切換到高電壓或從高電壓切換到低電壓時的行為以及相關功耗。
現在我們考慮由電壓脈衝驅動的CMOS反相器。典型輸入/輸出波形如圖5所示。反相器的動態行為延遲特性由兩個傳輸延遲時間THL和TLH提供，如圖7所示。請注意，這些傳播時間根據中間電源電壓VDD/2指定。
圖7. CMOS反相器傳輸延遲
圖8. CMOS反相器上升/下降時間
硬體設定
現在配置波形產生器產生500 kHz方波，峰對峰值幅度為5 V，偏移為2.5 V。務必重新連接示波器通道2以測量輸出電壓波形。兩個示波器通道均應設定為每格1 V。調整水準刻度，以便查看輸入和輸出波形的升緣和降緣，如圖7和8所示。
圖9. CMOS反相器試驗板連接
程式步驟
配置示波器通道1和通道2以捕捉輸入和輸出訊號的幾個週期。圖10為Scopy波形圖示例。
圖10. Scopy螢幕截圖：CMOS反相器傳輸延遲
測量
傳輸延遲THL和TLH = 輸入躍遷（當 VIN = VDD/2時）與輸出躍遷（當 VOUT = VDD/2時）之間的時間。上升時間TR = 波形從穩態值的10%升至90%所需的時間。下降時間TF= 波形從穩態值的90%降至10%所需的時間。
使用CD4007電晶體陣列建構CMOS施密特觸發器
說明
施密特觸發器的輸入端（如圖11所示）連接到四個堆疊元件的閘極。上面兩個輸入端連接PMOS，下面兩個輸入端連接NMOS。電晶體M5和M6用於源極隨耦器，透過將輸出電壓VOUT回饋到兩個NMOS和兩個PMOS元件之間的兩個堆疊中間點來引入滯回。
圖11. CMOS施密特觸發器電路
當 VIN 為0 V時，電晶體M1和M3導通，而M2、M4和M5關斷。由於VOUT 為高位準，因此M6導通並充當源極隨耦器，而M2的漏極（也是M4的源極）位於VDD至VTH。如果輸入電壓上升至高於地一個閾值的水準，則電晶體M2開始導通，M2和M6均會接通以形成分壓器網路，以約一半的電源電壓對M4源極進行偏置。當輸入比1/2VDD高一個閾值時，M4開始導通且即將再次切換。輸入端的任何額外電壓都會導致VOUT下降。當VOUT下降時，M6的源極跟隨其閘極，即VOUT。M6在與M2形成的分壓器中的影響迅速減弱，使VOUT 進一步下降。同時，M5已開始導通，其閘極透過快速下降的VOUT變為低位準。處於導通狀態的M5使M3源極變為低位準並關斷M3。在M3關斷的情況下，VOUT 會一直驟降到地。當透過源極隨耦器電晶體的正回饋導致通過堆疊的迴路增益大於1時，會發生咬合動作。當輸入再次變為低位準時，堆疊上部會發生類似過程，並且當達到閾值下限時會發生咬合動作。
硬體設定
在無焊試驗板上，建構圖11所示的施密特觸發器電路以測試輸入到輸出開關特性，就像使用普通反相器所做的那樣。
配置波形產生器產生1 kHz三角波，峰對峰值幅度為5 V，偏移為2.5 V。兩個示波器通道均應設定為每格1 V。將示波器配置為XY模式，水準軸為通道1，垂直軸為通道2。
圖12. CMOS施密特觸發器電路試驗板連接
程式步驟
使用示波器通道2測量輸出電壓與輸入的關係；輸入掃描範圍為0 V至5 V，與使用簡單反相器一樣，可得到一個波形圖。
圖13. CMOS施密特觸發器Scopy圖
使用CD4007電晶體陣列製作NAND/AND閘
如圖14所示，一個2路輸入NAND閘和一個反相器可由一個CD4007封裝陣列建構而成。透過將接腳12和13連接在一起作為NAND輸出端來配置NAND閘，如圖14所示。接腳14和接腳11連接到VDD以獲得電源，接腳(VSS)連接到地。應將接腳9連接到接腳8以構成NAND閘的N側。接腳6將作為A輸入端，接腳10將作為B輸入端。
圖14. 2路輸入NAND和反相器
圖15. 2路輸入NAND試驗板連接
圖16. 2路輸入AND試驗板連接
該反相器是透過將接腳2連接到VDD且將接腳4連接到VSS來建構的。接腳1和5連接在一起作為輸出，接腳3作為輸入。將接腳12和13上的NAND輸出端連接到接腳3上的反相器輸入端來建構AND閘。
使用所有6個元件可建構單個3路輸入NAND閘，如圖17所示。
說明
同時建構2路輸入和3路輸入NAND閘，並透過填寫各自真值表來確認其邏輯功能。還可以透過將未使用的輸入端連接到VDD來測量每個輸入端的輸入閾值電壓，正如對簡單反相器所做的。
圖17. 3路輸入NAND閘
圖18. 3路輸入NAND試驗板連接
問題
能否描述可以使用CD4007陣列建構的其他類型的邏輯功能？
您可以在 學子專區部落格上找到答案。
