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新思科技推出ARC HS處理器

本文作者：新思科技點擊： 2013-11-19 18:13

前言：

因應下世代嵌入式數據和訊號處理系統(Embedded Data and Signal Processing Systems)

2013年11月19日--全球晶片設計及電子系統軟體暨IP領導廠商新思科技(Synopsys)近日宣布，推出全新DesignWare^® ARC^® HS處理器系列產品。32位元ARC HS34和HS36處理器是目前最高效的ARC處理器核心，在一般28奈米的矽製程中，能以高達2.2 GHz的速度提供1.9 DMIPS/MHz的處理能力。新的HS處理器能讓功耗效率(DMIPS/mW)及面積效率(DMIPS/mm²)達到最佳化，同時執行高速數據和訊號處理作業，能充份運用在SoC中使用的嵌入式處理器，以符合固態式硬碟(solid-state drive，SSD)、連網型家電(connected appliances)、汽車控制器、媒體播放器、數位電視、機上盒(set-top box)、家用網路等產品的需求。

Abilis Systems公司執行長Yves Mathys表示：「為了符合日新月異的數位電視市場需求，我們的設計團隊在低功耗、低成本條件下，達到高效能的要求。新思科技的ARC HS處理器進一步提升我們嵌入式設計的效能及功耗表現，並且還能大幅縮減晶片面積。同時，藉由ARC軟硬體開發工具以及第三方的支援，讓我們的設計能依照既定時程進行，這也是能如期推出新的數位媒體產品的關鍵。」

可擴展效能 (Scalable Performance)

新的ARC HS處理器系列使用新一代ARCv2指令集架構(instruction-set architecture，ISA)，能在極低功耗下，實現高效嵌入式及高度嵌入式設計，同時使用的矽面積也相當精簡。運用於一般28奈米製程中，HS核心僅耗用0.025mW/MHz，且使用面積最小可達0.15mm²。該核心具備高速的10級管線(10-stage pipeline)，支援亂序執行(out-of-order execution)，進而將閒置處理器周期降至最低，且讓指令吞吐量(instruction throughput)達到最大。精密的分支預測(branch prediction)以及後期ALU能提升指令處理的效率。為加速數學函數的執行，ARC HS處理器讓設計人員可以選擇執行硬體整數除法器( integer divider)、64位元乘積指令、乘積累加(multiply-accumulate，MAC)、向量加法和向量減法，以及可配置IEEE 754浮點算數單位(單/雙精確度或兩者兼具)。

與前一代的ARC核心相較，ARCv2核心可提升程式碼密度(code density)達18%，進而減少記憶體需求。新的64位元雙倍載入/雙倍儲存之非等齊記憶體(unaligned memory)存取能力可加速數據移轉，透過這項功能，HS處理器能支援緊密耦合(close coupled)記憶體以及指令和數據緩存(只限HS36)。此外，針對需要更高階的記憶體可靠度和記憶體保護的應用，客戶也能額外選擇適用於處理器中所有記憶體的錯誤校正碼(error-correcting code ，ECC)硬體。

Linley Group首席分析師Linley Gwennap表示：「如果不考慮功耗和電晶體預算，要設計出高效能的處理器並不困難。但處理器若要滿足面積小、有效率，能提供足夠效能因應當前需求，同時還要留有空間以因應未來的成長，設計難度便提升很多。為了讓用於嵌入式應用的ARC HS核心達到最佳化，新思科技提供彈性極大、能讓SoC設計人員自行調整的CPU，在使用較少電晶體和功耗的情況下，達到高吞吐量。它的強大功耗效率以及低成本，可有效協助嵌入式系統的開發人員。」

可配置和延展性 (Configurability and Extensibility)

具備高度可配置性的ARC HS處理器可協助設計人員調整其SoC核心的每個資料事例(instance)，以達到效能、功耗和面積的最佳平衡。用戶能將指令定義擴展至處理其專屬硬體加速器整合的處理器管線，如此可大幅提升特定應用(application-specific)的效能，同時降低功耗及所需的記憶體。原生的ARM® AMBA® AXI™ 和AHB™標準介面能進行32位元及64位元兩種交換處理的配置，使系統吞吐量達到最大。透過單週期存取(single cycle access)，SoC的周邊裝置能直接映射(direct map)至CPU，如此可減少系統層級的延遲並讓硬體整合達到最大化。HS34與H36核心能實現處理器與系統的效能優化，藉此讓設計人員設計出具差異化的產品，同時降低實作成本。

強大的軟體開發支援

新思科技MetaWare開發套件支援新的HS核心，這套完整的解決方案用於進行ARC處理器中嵌入式軟體的開發、除錯(debugging)及優化。該套件包括可產生高效率程式碼的優化編譯器、讓軟體中的可見性(visibility)達到最高的除錯器，以及作為預先硬軟體開發的快速指令集模擬器(instruction set simulator ，ISS)。另外也提供100%週期正確(cycle-accurate)的模擬器(simulator)，用以達成設計優化及供驗證使用。支援HS處理器系列的作業系統(OS)包括新思科技的MQX RTOS── 能實現最佳確定性反應時間(deterministic response time)及記憶體效能的全功能即時作業系統(real-time operating system)。使用者可從參與「ARC存取計畫」(ARC Access Program)中之合作夥伴，取得由第三方所提供的額外軟硬體工具，方便進行ARC HS處理器的軟體開發。這些軟硬體包括：由Ashling Microsystem及Lauterbach提供的先進除錯工具，以及Express Logic提供的ThreadX RTOS。

新思科技IP及系統行銷副總裁John Koeter表示：「每年ARC 晶片的出貨量超過13億個，我們深知新世代電子裝置所需的處理器必須同時達到高效能與低功耗、低面積的目標，而ARC HS處理器系列可有效符合這些需求。HS34與HS36核心的推出，代表ARC產品組合的大幅精進，也顯示新思科技致力於擴展ARC的產品規劃，以滿足設計人員對於嵌入式設計不斷改變的需求。」

關於新思科技的DesignWare IP

新思科技是一家為SoC設計提供高品質及矽晶驗證(silicon-proven) 的IP解決方案領導廠商。其豐富的DesignWareIP組合套組包含完整的介面IP解決方案，其中包括控制器(controller)、用於一般通訊協定的實體層(PHY)及驗證(verification)IP、類比IP、嵌入式記憶體、邏輯庫(logic library)、處理器核心以及次系統。新思科技提供多種IP產品的驅動器(driver)、轉換層級模型(transaction-level model)和原型建造(prototype)，用以支援IP的軟體開發及軟硬體整合。新思科技的HAPS® FPGA-Based原型建造解決方案允許系統環境中的IP及SoC的驗證，相較於傳統方式，其Virtualizer™虛擬原型建造工具組，更能協助晶片設計者，大幅提前可用於IP或整體SoC的軟體開發時程。藉由強大的IP開發方法論以及在品質、IP原型建造、軟體開發和全面性技術支援的大量投入，新思科技協助設計人員加速產品上市時程並降低整合風險。欲獲取更多DesignWare IP相關訊息，請參考下列網站:http://www.synopsys.com/designware

關於新思科技

Synopsys加速了全球電子市場中的創新。作為一家電子設計自動化（EDA）和半導體IP領域的領導者，其提供的軟體、IP和服務內容，更能滿足工程師因應設計、驗證、系統開發和製造過程中所面臨的各種挑戰。自1986年以來，全世界的工程師使用Synopsys的技術已經設計和創造了數十億個晶片和系統。更多資訊，請參考：www.synopsys.com

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